【課題】金属配線パターンの寄生抵抗を低減可能なダミーパターンの設計方法を提供する。
【解決手段】切り欠きパターン２を一及び逆方向に各所定値Δｘ１だけ縮小して縮小図形４を生成した後、各所定値Δｘ１だけ拡大してダミーパターン５を生成し、その外形を抽出して矩形図形６を生成した後、各所定値Δｘ１だけ縮小して縮小図形７を生成し、ダミーパターン５から縮小図形７を論理減算して切り欠き図形８及び矩形図形９を生成し、切り欠き図形８を抽出してダミーパターン５から論理減算して矩形図形１０を生成した後、各所定値Δｘ１だけ縮小して縮小図形１１を生成し、矩形図形１０から縮小図形１１を論理減算して第１，第２のビア配置領域１２，１３を生成し、各ビア配置領域１２，１３にビア１４をそれぞれ配置する。 （もっと読む）

【課題】解析対象回路内に設けられた素子のそれぞれに対する基板ノイズの影響を解析することができるノイズ解析モデル及びノイズ解析方法を提供すること。
【解決手段】本発明の一態様にかかるノイズ解析モデル１００は、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４及び接地抵抗Ｒ_ＧＮＤを有する。抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４は、ノイズ発生源から半導体基板を介して基板ノイズが伝搬する接続点１と、バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４の間にそれぞれ接続される。抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４は、バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４とガードバンド４との間に接続される。接地抵抗Ｒ_ＧＮＤは、ガードバンド４と接地電位との間に接続される。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグＰＧに接続された配線Ｍ１を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のマージンを、プラグＰＧに対する配線Ｍ１のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに３次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグＰＧに対する配線Ｍ１のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグＰＧに対する配線Ｍ１のマージンを修正するサブステップを有している。 （もっと読む）

【課題】ビアヒューズ素子の径を小さくし、ビアヒューズ素子を低電流で溶断することが可能な半導体回路装置およびその製造方法を提供する。
【解決手段】一方向に配置された複数の配線層と、前記複数の配線層のうちの少なくとも２つの前記配線層の間に設けられたビアヒューズ素子と、前記複数の配線層の配置方向に直交する平面内において前記ビアヒューズ素子に隣接する穴と、前記穴内に設けられた貫通ビアとを備えた半導体回路装置。 （もっと読む）

【課題】容量素子を有する半導体装置の性能を向上させる。
【解決手段】ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａと配線Ｍ２Ａとの間に位置する層間絶縁膜ＩＬ２Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとの間に位置する層間絶縁膜ＩＬ２Ｂについて、層間絶縁膜ＩＬ２Ｂを、層間絶縁膜ＩＬ２Ａより誘電率の大きい膜[ε（ＩＬ２Ａ）＜ε（ＩＬ２Ｂ）]とする。また、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとは、層間絶縁膜ＩＬ２Ｂを介して対向し、導電膜Ｍ１Ｂには第１電位が印加され、導電膜Ｍ２Ｂには第１電位とは異なる第２電位が印加される。このように、縦方向に容量（Ｃｖ）を形成することで、耐圧劣化の問題を回避し、容量を構成する導電膜Ｍ１ＢとＭ２Ｂ間に高誘電率の絶縁膜を用いることで、容量を大きくする。 （もっと読む）

【課題】ヒューズ開口部からの水分侵入による電特異常及び配線腐食を防止する半導体装置を提供する。
【解決手段】ヒューズ配線４の下方には凸領域となるＴＥＯＳ膜１４の下敷きがあり、ヒューズ配線４はＴＥＯＳ膜１４を跨ぐように設けられ、ヒューズ配線４の上方にはＴＥＯＳ膜１４よりも小さい領域のヒューズ開口部１３が設けられる。さらに、ＴＥＯＳ膜１４の無い領域にてヒューズ配線１４の両端に設けられたヒューズ端子１５には第１金属配線７が電気的に接続されている。 （もっと読む）

【課題】 回路のレイアウト装置で，ＥＯＥの発生しやすい箇所を推定することを目的とする。
【解決手段】 回路レイアウト装置１は，被研磨対象となる回路の配線パターンを含む回路情報を取得する回路情報取得部１１，回路を任意の単位領域でメッシュ状に区切り，各メッシュ領域について，メッシュ領域の配線密度とメッシュ領域の各辺に隣接する周辺領域の各々における配線密度とを示すメッシュ情報を生成するメッシュ情報生成部１２，各メッシュ領域について，メッシュ領域と各周辺領域の密度の関係がＥＯＥの発生条件に該当するメッシュ領域を抽出し，そのエラー情報を生成するエラー抽出部１３を備える。 （もっと読む）

【課題】改訂期間の短縮およびマスク改定費用の削減を図ることが可能な配置配線装置を提供すること。
【解決手段】比較部３２は、既存ネットおよび改訂情報から論理の改訂箇所を特定し、論理を合わせるための論理接続情報を抽出する。判定部３３は、レイアウト情報および比較部によって抽出された論理接続情報に基づいて、メタル層の最上位層から順に配線の繋ぎ換えの可否を判定する。そして、置換部３４は、判定部３３によって繋ぎ換えが可能と判定されたメタル層において配線の繋ぎ換えを行なう。したがって、上位層のみの改訂によって改訂期間の短縮およびマスク改定費用の削減を図ることが可能となる。 （もっと読む）

【課題】チップ面積を増加させることなく、効率良くリーク電流を抑制することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は論理が同一のセルＡ−１，Ｂ−１，Ｃ−１を備えている。セルＢ−１はセルＡ−１よりセル幅Ｗ２が大きいが、ＭＯＳトランジスタのゲート長Ｌ１はセルＡ−１と等しい。セルＣ−１は、セルＢ−１とセル幅Ｗ２が等しいが、ゲート長Ｌ２が大きいＭＯＳトランジスタを有しており、セルＡ−１，Ｂ−１と比べて回路遅延は遅くなるがリーク電流は小さくなる。このため例えば、空き領域に隣接したセルＡ−１をセルＢ−１に置き換え、タイミングに余裕があるパスにおけるセルＢ−１をセルＣ−１に置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。 （もっと読む）

【課題】より小さな単位に切り離しも可能なマルチコア半導装置において、前記より小さな単位に切り離した場合に相互接続配線を伝って生じる可能性のある水の侵入を阻止する。
【解決手段】半導体装置は、素子領域を有する半導体基板と、前記素子領域に形成され、第１の開口部を有する内側シールリングと、前記素子領域に形成され、第２の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有する。 （もっと読む）

【課題】多層配線内の信号線とそれに接続されるビアとを共に同軸構造にする。
【解決手段】多層配線には、例えば、異なる層に設けられる信号線１０，２０と、これらの信号線１０，２０間を接続する接続部３０（ビア）が設けられる。信号線１０，２０は、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。更に、信号線１０，２０間を接続する接続部３０も、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。信号線１０，２０のほか接続部３０も同軸構造とすることで、信号線１０，２０及び接続部３０を伝送される信号の、周囲からの、又は周囲への、電磁気的な影響が効果的に抑制されるようになる。 （もっと読む）

【課題】配線におけるエレクトロマイグレーション耐性を向上させる。
【解決手段】ソース領域４２、ソース領域４４およびドレイン領域４６を有するＰ型ＭＯＳＦＥＴ４０と、ソース領域５２、ソース領域５４およびドレイン領域５６を有し、かつＰ型ＭＯＳＦＥＴ４０と隣接するＮ型ＭＯＳＦＥＴ５０と、ドレイン領域４６およびドレイン領域５６に接続するドレイン電極と、ドレイン電極と接続し、かつドレイン電極上に設けられた複数のビア１０と、を備え、Ｐ型ＭＯＳＦＥＴ４０とＮ型ＭＯＳＦＥＴ５０は、インバータ回路を構成しており、ドレイン電極は、ビア１０を介しては、インバータ回路の出力信号配線３０と接続し、他には接続していない。 （もっと読む）

【課題】電源電圧の供給を停止しても論理回路の結線状態を保持可能なプログラマブルロジックデバイスにおける処理速度の向上及び低消費電力化を図ることを目的の一とする。
【解決手段】論理状態を切り替え可能な複数の演算回路と、演算回路の論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の論理状態及び電源電圧の状態を記憶する状態記憶回路と、状態記憶回路の記憶情報に応じて、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間に、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設け、電源制御回路からの電源電圧の停止時に該トランジスタの導通状態を保持する。 （もっと読む）

【課題】チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようにする。
【解決手段】熱解析部１１は、設計する半導体集積回路のデータから熱解析を行い、温度分布を算出し、ベクトル生成部１２は、算出された温度分布の温度勾配に応じたベクトルを生成し、ダミーパターン生成部１３は、生成されたベクトルにしたがってダミーパターンを生成し、半導体集積回路のレイアウトデータに追加する。このようなダミーパターンを生成することで、温度分布が平均化され、チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようになる。 （もっと読む）

【課題】プログラマブルなアナログデバイスを提供する。また、電源電位の供給が遮断されたときでもデータの保持が可能で、且つ、低消費電力化が可能なアナログデバイスを提供する。
【解決手段】アナログ素子を含むユニットセルにおいて、ユニットセルのスイッチとして、第１乃至第４のトランジスタを用い、第１のトランジスタと第２のトランジスタとが接続された第１のノード、及び、第３のトランジスタと第４のトランジスタが接続された第２のノードの電位を制御することで、ユニットセルの出力を導通状態、非導通状態、又はアナログ素子を介した導通状態のいずれかに切り替える半導体装置を提供する。 （もっと読む）

【課題】情報が読み取られることを防止する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置１０は、コンタクト１５ａを有する第２絶縁層１５と、コンタクト１７ａを有する第３絶縁層１７と、第２絶縁層１５と第３絶縁層１７との間に配置された第２配線層１６と、を備え、コンタクト１５ａとコンタクト１７ａとの間の第２配線層１６の部分には配線が配置されておらず、コンタクト１５ａとコンタクト１７ａとの間の距離は、コンタクト１５ａ又はコンタクト１７ａと、第２絶縁層１５及び第３絶縁層１７及び第２配線層１６内の他のコンタクト又は配線との間の距離よりも短い。 （もっと読む）

【課題】集積回路インダクターを提供すること。
【解決手段】第１の端子と、第２の端子と、第１の端子と第２の端子との間に連結された伝導性経路とを備え、伝導性経路は、集積回路上に複数の撚り合わされた伝導性線を含む、インダクター。撚り合わされた伝導性線は、集積回路上に少なくとも１つの金属層から形成された少なくとも第１の伝導性線と、集積回路上に少なくとも１つの金属層から形成された少なくとも第２の伝導性線とを含む、インダクター。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、ダミー配線パターンの配置にかかる工数を低減する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、レイアウト領域に対して、半導体集積回路の配置配線（Ｓ１）を行った後、レイアウト領域に配置されているバルクセルを抽出し（Ｓ２）、レイアウト領域において、抽出したバルクセルの周囲に、所定の大きさを備える空き配線領域が存在するかどうかを検索し（Ｓ３）、検索の結果、所定の大きさを備える空き配線領域を検出した場合、抽出したバルクセルの座標を基準にして、検出した空き配線領域にダミー配線パターンを配置（Ｓ４）する。 （もっと読む）