【課題】銅を主成分とする配線層を有し、かつヒューズの切断によって特性の悪化を招くことのない半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、銅を主成分とするメタル配線３４と、メタル配線３４よりも上層に形成された最上層配線５と、メタル配線３４と最上層配線５との間を接続するためのプラグ９が形成されるプラグ形成層１０に少なくとも一部が形成され、銅以外の金属材料を主成分とする導電性材料で形成されたヒューズ膜４とを含む。 （もっと読む）

【課題】電力バス相互接続構造の工程数を低減して製造できる半導体装置の製造方法を提供する。
【解決手段】第１のパッシベーション・スタック１４９を、導電性ランナ１３２、１３４および誘電体層１６２の上に形成する。開口を、通常のリソグラフィ技術および誘電エッチング技術によって、第１のパッシベーション・スタックを貫通して画定し形成する。露出された表面上に導電性バリア層１６６を形成する。アルミニウム層をブランケット堆積して、開口を充填する。パターニング、エッチング工程によって、開口内に、アルミニウム・パッド１７０を形成する。開口内に、ランナ１３４と導電性接触する導電性バイア１７２を形成する。アルミニウム・パッドを形成するために用いられるのと同じパターニング、エッチング工程において、アルミニウム層内に電力バス１７４も形成する。 （もっと読む）

【課題】半導体装置とその製造方法において、半導体装置の信頼性を高めること。
【解決手段】シリコン基板２０と、シリコン基板２０の上方に形成された層間絶縁膜３８と、層間絶縁膜３８の上に互いに間隔をおいて複数形成されたヒューズ４１ａ、４１ｂと、層間絶縁膜３８の上であって、隣接するヒューズ４１ａ、４１ｂの間に形成されたダミーパターン４１ｘと、ヒューズ４１ａ、４１ｂのうちの少なくとも一部とダミーパターン４１ｘとを覆うと共に、下から順に塗布型絶縁膜４６と窒化シリコン膜４７とを備えたパシベーション膜４８と有する半導体装置による。 （もっと読む）

【課題】レーザートリミング加工を行うヒューズ素子を有する半導体集積回路装置の信頼性を向上させる。
【解決手段】隣り合うヒューズ素子に接続する第１層目のアルミニウム配線間のスペース幅を第１層目の金属間絶縁膜の側壁厚さの２倍未満とすることで、吸湿性のＳＯＧの露出を防止する。また、第１層目のアルミニウム配線側面にサイドスペーサーを設けることでより一層の信頼性向上を図る。 （もっと読む）

【課題】本発明によれば、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにする。
【解決手段】半導体装置１００は、下部電極１０６と上部電極１１０と、その間に形成された容量膜１０８とを含む容量１１２と、下部電極１０６に電気的に接続する一以上の第１のビア(１２８)を含む第１のビア群と、上部電極１１０に電気的に接続するとともに第１のビア群と同時に形成される一以上の第２のビア(１３０)を含む第２のビア群と、を含む。半導体装置１００は、容量１１２の容量値を第１のビア群および第２のビア群に含まれる第１のビア(１２８)および第２のビア(１３０)の総数で除した値が所定値以下となるように第１のビアおよび第２のビアの数を設定する工程を含む方法で設計される。 （もっと読む）

【課題】基板上にヒューズ素子を備える半導体装置において、ヒューズを切断しやすくし、かつヒューズ切断状態を確実に得る。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとヒューズ素子１００を備える。ヒューズ素子１００は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７３と、からなる。 （もっと読む）

【課題】性能を改善する新しいレイアウト構造を有する集積回路を提供する。
【解決手段】半導体基板の活性領域１０２、第１ゲート１１４、前記活性領域に形成され、前記第１ゲートに隣接した第１領域に設置された第１ソース１１６、及び前記活性領域に形成され、前記第１ゲートに隣接した第２領域に設置された第１ドレイン１１８を含む前記活性領域に設置された電界効果トランジスタ１０８、及び前記第１ドレインに隣接して設置された分離ゲート１４０、及び前記活性領域に形成され、前記分離ゲートに隣接して設置されて、それと前記第１ドレインが前記分離ゲートの異なる側に位置する分離ソース１４２を含む前記活性領域に設置された分離構造を含む集積回路。 （もっと読む）

【課題】電子回路デザインのさまざまな段階中にコンパクトな製造モデルを実行するための方法、システムおよびコンピュータプログラム製品を開示する。
【解決手段】いくつかの実施例では、上記方法またはシステムは、物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、上記方法またはシステムは、高品質製造プロセスモデルを用いることによって、対応する製造プロセスのための物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、上記方法またはシステムは、物理学ベースのデータを用いて、高品質製造プロセスモデルを微調整、修正または調整する。いくつかの実施例では、上記方法またはシステムは、適切なモジュールを呼出す。いくつかの実施例では、上記方法またはシステムは、コンパクトな製造モデルおよびコレクト・バイ・デザインモジュールを実行し、電子回路デザインのさまざまな段階に対して指針を提供する。 （もっと読む）

【課題】微細化が可能な遅延回路部を有する半導体装置を提供する。
【解決手段】ゲート電極１１ｇ〜１４ｇのトランジスタを有する論理回路部１ａと、ゲート電極１７ｇ、１８ｇが、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、ドレイン同士が接続されたゲート電極１９ｇ、２０ｇを有するノーマリオン型のＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれのソースが接続され、ゲート電極１７ｇ、１８ｇの電位より低いゲート電位が印加される遅延生成部を有し、論理回路部１ａの出力をＣＭＯＳインバータに入力して、遅延生成部のドレインから出力する遅延回路部３ａと、ダミーゲート２９ｇとを備え、ゲート電極１１ｇ〜２０ｇ及びダミーゲート２９ｇが、所定の長さ及び幅を有し、間隔Ｄで正対した配列関係を有する。 （もっと読む）

【課題】 半導体装置においては、冗長回路や、基準電圧発生回路の調整のためにトランジスタのゲート絶縁膜を容量絶縁膜としたアンチヒューズが使用されている。しかしトランジスタのゲート絶縁膜が薄膜化されることで、ゲート絶縁膜を破壊した時にソフトブレークダウンとなり、良好なオーミック特性が得られにくいという問題がある。
【解決手段】 本発明のアンチヒューズは、容量絶縁膜として、サイドウォール絶縁膜を使用する。素子分離絶縁領域に基板と電気的にフローティングの状態で作られたトランジスタのゲート電極とＳＡＣ(セルフ・アライン・コンタクト)プロセスにより作成されたコンタクト電極を両電極として構成する。厚いサイドウォール絶縁膜を容量絶縁膜とすることで書き込み時にはハードブレークダウンとなり良好なオーミック特性が得られる。 （もっと読む）

【課題】 クロックスキューの低減化およびチップ面積の削減化が図られた半導体集積回路を提供する。
【解決手段】 第１の半導体集積回路チップと第２の半導体集積回路チップとが互いに積層され、電気的に接続された半導体集積回路において、第１の半導体集積回路チップに配置されたクロック配線からクロック信号が供給された複数のフリップフロップ１１と、第２の半導体集積回路チップに配置された組み合わせ論理回路群２１とが、交互に接続されて形成された同期論理回路を備えた。 （もっと読む）

【課題】回路パスの遅延値を設計遅延値に近づけることによって回路歩留まりの高い集積回路装置の製造が可能となる製造システムを提供する。
【解決手段】品種設計情報から得られるクリティカルパス内での論理セルの使用状況を記録したデータベース１と、検査工程Ｓ１で取得したゲート電極加工仕上がり寸法を記録したデータベース２とを入力として、データベース１に基づきモデル回路パスを生成し、データベース２のゲート電極仕上がり寸法を反映した当該モデル回路パスを用いて回路パス遅延５を算出する。トランジスタ特性と製造条件との相関関係を記録したデータベース１００を参照して、回路パス設計遅延６と回路パス遅延５との差分１１が小さくなるように新製造条件１２を決定し、検査工程Ｓ１よりも後の工程の製造条件を変更する。 （もっと読む）

【課題】微細・高集積化に対応して多層配線化された半導体集積回路装置において、ヒューズ部の切断による信頼性の低下や製造歩留りの低下を招くことなく、ヒューズ部の上部の開口部の形成時間を短縮して製造時間を短縮する。
【解決手段】半導体基板１１上に形成された絶縁膜４１と、絶縁膜４１上に形成された配線層からなるヒューズ部１３を備え、ヒューズ部１３の配線層は、少なくとも銅からなる導電用金属層１３Ａを有する。また、ヒューズ部１３の配線層は、絶縁膜４１上に形成されたバリア金属層４０をさらに備え、導電用金属層１３Ａは、バリア金属層４０上に形成されている。 （もっと読む）

【課題】被トリミング素子の確実な溶断と下地基板のダメージ低減とを同時に実現可能な半導体装置を提供する。
【解決手段】下地基板１０上に被トリミング素子２０が配置されており、当該素子２０に被さるように絶縁層３０が配置されている。絶縁層３０はシリコン酸化膜３１から成り、具体的にはＢＰＳＧ等のリンを含有したシリケートガラスが好ましい。酸化膜３１において被トリミング素子２０上の厚さｄは約９０〜２７０ｎｍであり、酸化膜３１は被トリミング素子２０上においてトリミング用レーザーに対して約８０％以上の透過率を有する。絶縁層３０として被トリミング素子２０上での厚さｄが約６５〜１９５ｎｍ程度のシリコン窒化膜を用いても上述の約８０％以上の透過率が得られる。被トリミング素子２０の下に回路素子１４が配置されている。被トリミング素子２０と酸化膜１２との間にシリコン窒化膜を配置してもよい。 （もっと読む）

【課題】トリミングパターンのヒューズ部の溶断に大電流を用いた場合においても、ヒューズ部の溶断後の切断幅を安定させて切断不良を低減すると共に半導体装置の主回路への熱影響を防止する手段を提供する。
【解決手段】第１の端子と、第２の端子と、第１および第２の端子の間に配置されたヒューズ部とを有するトリミングパターンにおいて、第１の端子とヒューズ部との間にエミッタ電極とベース電極とコレクタ電極とを有するバイポーラトランジスタを設け、第１の端子をエミッタ電極に接続すると共に、ヒューズ部の一端をコレクタ電極に接続し、他端を第２の端子に接続する。 （もっと読む）

【課題】専有面積の少ない冗長ビア構造を提供する。
【解決手段】第１，第２の配線層間のビア構造が，絶縁層に形成される複数のビアホールと，第１の配線層に形成され，複数のビアホールを含むビアホール形成領域を第１の配線層の主配線方向に拡張し第２の配線層の第２の主配線方向には拡張しない領域を有する第１のビアランドと，第２の配線層に形成され，ビアホール領域を第２の主配線方向に拡張し第１の主配線方向には拡張しない領域を有する第２のビアランドとで構成する。 （もっと読む）

【課題】レーザーで切断されるヒューズの下方に半導体素子を配置することができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１に形成された放電用の不純物領域７ａと、半導体基板１上又は上方に形成された第１の絶縁膜８と、第１の絶縁膜８上に形成された遮光用導電膜１０ｃと、遮光用導電膜１０ｃを不純物領域７ａに接地させる接地用配線９と、第１の絶縁膜８及び遮光用導電膜１０ｃの上、又は上方に形成された第２の絶縁膜１１と、第２の絶縁膜１１上に形成され、遮光用導電膜１１の上方に位置するヒューズ１３とを具備する。 （もっと読む）

【課題】論理素子、メモリ、論理素子領域などが固定されない集積回路および集積回路装置を提供する。
【解決手段】時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔn（ただし、nは任意の整数）とともに回路機能が異なる素子の集合であって、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに異なる回路機能の部分が素子の全体集合である集積回路を用いる。また、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能が異なる素子の集合であって、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能の異なる部分が任意の個数の部分集合である集積回路を用いる。 （もっと読む）

【課題】 面積を制御して所望の加工パターンを容易に設計することが可能な自動設計プログラムを提供する。
【解決手段】 加工形状の大きさの下限値のデータＥａと、互いに隣接する前記加工形状の距離の下限値のデータＷａと、前記加工形状の配列のピッチのデータＰ１と、が入力される第１の処理Ｓ２０と、前記データＰ１に基づいて、前記加工形状が前記加工対象面に形成される個数のデータＮ１を算出する第２の処理と、前記加工形状の大きさのデータＥを変更しながら前記加工形状の面積のデータＳ０を算出し、Ｓ０×Ｎ１で算出される前記加工パターンの面積のデータＳ１が、前記所定の面積範囲となる前記加工形状の大きさのデータＥ１を算出する第３の処理Ｓ３０と、前記データＰ１、Ｎ１、Ｅ１で規定される加工パターンを形成する第４の処理Ｓ６０と、をコンピュータに実行させる、自動設計プログラム。 （もっと読む）

【課題】 ＦＩＢ加工により付加する容量の容量値を把握できるようにする。
【解決手段】 デバイス周辺部の空き領域に配置されたＦＩＢ加工テスト用のインバータ７の入力端子にプローブ用入力パッド４を接続すると共に出力端子にプローブ用出力パッド５を接続し、該プローブ用出力パッド５に接続されるようにＦＩＢ加工により所定の形状寸法のパターンの容量Ｃ１を形成し、インバータ７を動作可能状態に設定してから、プローブ用入力パッド４に第１のプローブを介して信号を入力すると共にプローブ用出力パッド５から第２のプローブを介して出力信号を得て、該出力信号の実際の応答遷移時間と予め得ておいたインバータ７の応答遷移時間と容量値の関係特性とから容量Ｃ１の容量値を得て、該得た容量値の容量Ｃ１の前記パターンに基づき所望の箇所に所望の容量値の容量を付加する。 （もっと読む）