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Fターム[5F064HH05]の内容

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【課題】メインメモリセルアレイの不良セルをスペアセルアレイで救済する救済方法を算出する時間を短縮すること。
【解決手段】複数の制約条件から1つの制約条件を選択するステップと、その1つの制約条件に基づいて複数の救済方法を算出するステップと、その複数の救済方法から選択された最適救済方法に基づいて、スペアカラム3−1〜3−4によりメインメモリセルアレイ2を救済するステップとを備えている。このとき、その複数の制約条件は、算出される複数の救済方法の個数が互いに異なるように、形成されている。このような半導体装置製造方法によれば、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を選択することができ、その結果、このような半導体装置製造方法によれば、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。 (もっと読む)


【課題】電子デバイスを製造する際に、設計段階において、素子を構成する全層に共通する相対的な基準値(第1の値)を用いて極めて効率良く迅速にホットスポットを抽出することを可能とし、信頼性の高い電子デバイスを実現する。
【解決手段】グルーピング部2で分類されたデザイン図形に対して露光シミュレーションを行い、各デザイン図形のシミュレーション図形を作成し、作成されたシミュレーション図形のスペース及び幅を測定し、各デザイン図形について、シミュレーション図形の測定されたスペース及び幅に基づいてヒストグラムを作成し、ヒストグラムに基づいてホットスポットを判定して、デザイン図形のホットスポット周辺のレイアウトを修正する。 (もっと読む)


【課題】効率的に消費電力を低減して省エネルギー性を向上させることのできるプログラマブル論理回路を提供する。
【解決手段】外部からのアクセスによりその論理演算処理が変更可能な複数の論理ブロック(1a〜1i)と、該論理ブロックの間の接続を外部からのアクセスにより変更可能な配線領域2と、各論理ブロック毎に電源をオン・オフ可能なオン・オフ手段(電源オン・オフ部3)と、システムの動作モードに対応させた動作データを導入する導入手段(動作データ導入部5)と、導入された動作データに基づいて指定された論理ブロックの電源をオン・オフさせる制御手段(オン・オフ制御部4)と、電源がオンされた論理ブロックについて、配線領域における各論理ブロック間の配線状態を動作データに含まれる回路データに基づいて変更する配線変更手段(配線変更部6)とを少なくとも備える。 (もっと読む)


【課題】実行中の処理の終了を待つことなく、演算内容を割り当てることができるようにして、処理全体の高速化を図る。
【解決手段】実行する処理の演算内容と上記処理を実行する際に必要なPE3の個数を記憶している処理基幹メモリ5と、動的再構成回路2を構成しているPE3の中で、現在処理を実行していないPE3を検出する空き領域検出部6と、空き領域検出部6により検出されたPE3の中から、処理基幹メモリ5により記憶されている個数分のPE3を選択する回路構成生成部7とを設け、マッピング制御部8が回路構成生成部7により選択されたPE3に対して上記演算内容を割り当てるように構成する。 (もっと読む)


【課題】レジスティブネットワーク方式を用いて品質のよい配置結果を得られるようにすること。
【解決手段】コンピュータに、チップ上に設けられる複数のセルそれぞれの配置位置を示す情報と、前記複数のセルにおけるセル間の接続関係を示す情報とに基づいて、前記複数のセルそれぞれに対して前記複数のセルそれぞれに対応する前記配置位置から引力が生じるとして、レジスティブネットワーク方式により前記複数のセルの再配置位置を求める処理を実行させる。 (もっと読む)


【課題】SOI基板における容量結合を減少した集積回路を提供する。
【解決手段】底部半導体層と同じ導電型のドーパントを含む第1のドープされた半導体領域18及び反対導電型のドーパントを含む第2のドープされた半導体領域28がSOI基板の埋め込み絶縁層20の直下に形成される。第1のドープされた半導体領域18及び第2のドープされた半導体領域28は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、0.6V乃至0.8Vを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第1及び第2のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。 (もっと読む)


【課題】特性値の性質に即した評価を行い、全ての特性値が同時に目標値に近づくようにする。
【解決手段】初期世代の複数の個体を生成して各個体についてパラメータに基づく複数の特性値を取得する。特性値についての個別適合度と総合適合度を算出し、終了判定条件を満たすとき総合適合度の高い個体のパラメータを最適パラメータとして出力する。終了判定条件を満たさないとき、総合適合度の高い個体の選択、交叉、突然変異等の遺伝的操作により次世代の複数の個体を生成する。次世代の各個体について、前記処理を繰り返す。各特性値について目標値をそれぞれ設定し、各特性値が該目標値に近づくほど大きくなる評価関数を個別適合度の算出に用い、特性値が目標値に達した後は個別適合度の値を一定にする。 (もっと読む)


【課題】 高い歩留まりを得ることができるように、カスタマイズされた回路を正確に試験するための手段を提供する。
【解決手段】 例えばASICのような集積回路においてデバイス固有の試験を実行しパラメータ・データを取得して、過剰な試験時間要件も、追加のシリコンも、特別な試験機器も必要とすることなく、各チップを個別に試験するためのシステムおよび方法(1000)が提供される。試験システムは、IC設計における未使用のバックフィル空間に組み込まれたデバイス試験構造(920)を含み、ICに含まれる選択された1組のデバイスと同一の1組のダミー・デバイス(940)を試験する。デバイス試験構造(920)は、カスタマ要件および設計要件(1010)に従って、ライブラリ(920)から選択される。選択された試験構造は、更に、優先度(1040)の順序で優先順位をつけて(1030)、設計内の設計要素に割り当てられる。配置アルゴリズム(1060)が、設計、レイアウト、および製造要件を用いて、選択した試験構造を、製造される設計(950)の最終レイアウトに配置する。 (もっと読む)


【課題】集積回路用のリソグラフィ・マスクを設計および製造するために改善された方法を提供する。
【解決手段】プロセス・モデル(54)によってシミュレートされたイメージ輪郭(51)によって設計制約(11)が満たされるまで、プロセス・モデル(54)を使用して設計レイアウトが最適化される、集積回路を設計する方法を提供する。設計段階で使用されるプロセス・モデル(54)は、データ準備中にリソグラフィ・マスク・レイアウトの準備で使用されるリソグラフィ・モデル(61)と同様に正確である必要はない。結果として生じるイメージ輪郭(51)は、修正され、最適化された設計レイアウトと共にデータ準備プロセス(60)に含められ、ここでマスク・レイアウトは、たとえばRETおよびOPCを含む、リソグラフィ・プロセス・モデル(61)を使用して最適化される。マスク・レイアウト最適化(60)は、リソグラフィ・プロセス・モデル(61)によってシミュレートされたイメージを設計段階中に生成されたイメージ輪郭(51)と突き合せ、これにより、設計者によって指定された設計および製造可能性制約が、最適化されたマスク・レイアウト(60)によって満たされることが保証される。 (もっと読む)


【課題】本発明は、タイミング解析方法及び装置、プログラム及び記憶媒体に関し、最終的に設計される集積回路の動作マージンを適切に設定し得、その分集積回路の設計の自由度を向上すると共に集積回路のコストも低減可能とすることを目的とする。
【解決手段】設計対象となる回路の性能を評価するためのタイミング解析方法において、回路を構成するマクロセルの配置を含むレイアウト情報と、接続されている2つのマクロセル間の相関をマクロセル対の配置毎に示す相関情報とに基づいて、回路を構成する任意の2つの接続されたマクロセル間の相関係数rを算出し、相関係数rに基づいて任意の2つの接続されたマクロセルの遅延時間の標準偏差の分布関数σを算出し、回路を構成する各マクロセル対に対する相関係数r及び標準偏差の分布関数σに基づいて回路の統計的タイミング解析を行うように構成する。 (もっと読む)


設計レイアウト内に、充填型を挿入する方法および装置を説明する。回路設計レイアウト内の1つ以上のジョグエリアを識別する。引き続いて、回路設計レイアウト内に複数の充填型を挿入し、各充填型は、回路設計レイアウト内の対応するジョグエリアを無くすように構成されている。回路設計レイアウトに適用可能な少なくとも1つの予め定められた設計ルールに違反する、1つ以上の充填型を識別する。次に、予め定められた設計ルールに準拠するように、それらの充填型を適合させる。最後に、回路設計レイアウト内で、予め定められた設計ルールに準拠して、残りの充填型を組み合わせて、回路設計出力レイアウトを形成する。 (もっと読む)


【課題】少ない配線面積でプログラムを同プロセッサに柔軟にマッピングできるような配線構造を有する動的再構成可能プロセッサを提供する。
【解決手段】動的再構成可能プロセッサにおいて、種類Ai(i=1,2,…,N)の演算回路から構成される演算回路群Uiと、演算回路群Uiに含まれる一部の演算回路群およびそれらに接続される種類Aiの演算回路とは異なる種類Bの演算回路群からなる演算回路群Viと、種類Aiの演算回路および種類Bの演算回路のそれぞれを接続する演算回路間配線Xiと、演算回路群Vi内の演算回路間配線Xiを、それ以外の演算回路間配線Xiとは異なる演算回路間配線とし、演算回路群Vi内での演算回路間の接続順序を変更するスイッチ群Siとを備えた。 (もっと読む)


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