【課題】配線レイアウトのパターン形状に依存した効果をＬＰＥに容易に取込む。
【解決手段】半導体集積回路の設計支援装置は、図形演算機能を有する第１の情報処理部１１０と、第２の情報処理部１２０とを備える。第１の情報処理部１１０は、レイアウト情報に含まれる各配線層のレイアウトパターンに対して図形演算を施すことによって、予め定める特定形状の配線パターンを抽出する。第２の情報処理部１２０は、製造プロセスに依存した配線または配線層間の絶縁層の厚みの設計値からのずれの大きさを、レイアウト情報から抽出した配線幅および配線密度の情報と、抽出された特定形状の配線パターンに関する情報とに基づいて予測する。そして、第２の情報処理部１２０は、予測した設計値からのずれの大きさを取り入れた配線および配線層間の絶縁層の厚みに基づいて、配線の寄生パラメータを抽出する。 （もっと読む）

【課題】レイアウトデータの検証を行うＬＶＳ処理やＤＲＣ処理と、ＯＰＣ処理には、プログラムの実装に重複（冗長）な処理が存在する。そこで、これらの処理を、統合することも考えられる。しかし、そのような統合を実際に行えば、プログラムの変更が大規模になり、半導体設計装置のコストを上昇させてしまう。そのため、既存のリソースを有効活用しつつ、ＯＰＣ処理の処理スピードを向上させた半導体設計装置が、望まれる。
【解決手段】半導体設計装置は、半導体集積回路のレイアウトデータの検証を行うレイアウトデータ検証部と、レイアウトデータ検証部が生成するＯＰＣ処理用中間データを用いて、ＯＰＣ処理を行うＯＰＣ処理部と、を備えている。 （もっと読む）

【課題】複数の階層ブロックが互いに重なり合うことを許容しつつレイアウト設計を行う際に、設計期間の長期化を防ぐこと。
【解決手段】複数の内部要素をそれぞれ含む複数の階層ブロックを、内部要素を割り当て可能な内部要素リソースが配置された実装領域に対してレイアウトする場合に、第１の階層ブロックと第２の階層ブロックとが重複領域において重なり合うとき、第１の階層ブロックの内部要素のうちの重複領域に含まれる第１の内部要素の個数と、第２の階層ブロックの内部要素のうちの重複領域に含まれる第２の内部要素の個数との合計が、重複領域に含まれる内部要素リソースの個数以下となるように、第１の階層ブロックおよび第２の階層ブロックを配置し、第１の内部要素の個数と第２の内部要素の個数との比に応じて、重複領域に含まれる内部要素リソースを、第１の階層ブロックと第２の階層ブロックに割り当てる。 （もっと読む）

【課題】電圧規格や電流規格を満たさない箇所があった場合に、その影響を反映させて検証を行うことができる回路動作の検証装置を提供する。
【解決手段】回路動作の検証装置は、結線情報４と、定格情報６とを用い、回路に入力する信号パターン７が与えられると、その入力パターン７に基づいて回路動作を検証する（Ｓ１〜Ｓ５）。そして、検証の結果、回路素子に印加される電圧や通電される電流等が定格値を超えることで破壊に至る回路素子が存在すると、当該回路素子を破壊の態様に応じた破壊状態モデルに置換し（Ｓ６）、破壊状態モデルに置換した回路について検証を継続する。 （もっと読む）

【課題】改訂期間の短縮およびマスク改定費用の削減を図ることが可能な配置配線装置を提供すること。
【解決手段】比較部３２は、既存ネットおよび改訂情報から論理の改訂箇所を特定し、論理を合わせるための論理接続情報を抽出する。判定部３３は、レイアウト情報および比較部によって抽出された論理接続情報に基づいて、メタル層の最上位層から順に配線の繋ぎ換えの可否を判定する。そして、置換部３４は、判定部３３によって繋ぎ換えが可能と判定されたメタル層において配線の繋ぎ換えを行なう。したがって、上位層のみの改訂によって改訂期間の短縮およびマスク改定費用の削減を図ることが可能となる。 （もっと読む）

【課題】従来のＬＳＩ設計フローではクロックの遅延やスキューが無いことを前提とするため，クリティカルパスにてタイミングが仕様を満たさないことがＳＴＡ後に判明する。
【解決手段】ハードウェア記述ファイルと制約条件ファイルとから第１のクロックと第２のクロックのそれぞれのクロックツリーによる想定遅延値をそれぞれ生成し，第１のクロックと第２のクロックの想定遅延値をもとにしてクリティカルパスをデータベースへ登録するデータベース構築工程と，ハードウェア記述ファイルと制約条件ファイルについて論理合成を行うとともに，クリティカルパスをそれ以外のパスよりも優先して最適化し，ネットリストを生成する論理合成工程とを有するＬＳＩ設計方法。 （もっと読む）

【課題】精度よく簡便にチップサイズを見積もることができる、半導体集積回路のチップサイズ見積もり装置、及び半導体集積回路のチップ見積もり方法を提供する。
【解決手段】回路の機能の実現に最小限必要なゲート数である最小機能ゲート数を入力する入力部１と、セルライブラリごとに所定の動作速度の達成に必要となるゲート数と前記最小機能ゲート数との比率である性能考慮ゲート数係数が予め設定された設定値保持部２１と、前記最小機能ゲート数と前記性能考慮ゲート数係数とから算出されるゲート数を用いて前記回路の総面積を見積もる計算部２２と、を備えたことを特徴とする。 （もっと読む）

【課題】半導体集積回路のレイアウト検証であって、検証済のレイアウトパタンデータへ部分的に変更を加えた後で行うＤＲＣ検証において、検証の対象とならない箇所に対するＤＲＣ検証の時間を省略し、アンテナ比のようなＤＲＣ検証の時間を短縮する。
【解決手段】検証済のレイアウトパタンデータへ部分的に変更を加えた後で行うＤＲＣ検証において、変更箇所から等電位追跡を用いてＤＲＣ検証の検証対象箇所を特定する。具体的には、変更前後のレイアウトパタンデータの差分図形を抽出して該差分図形から変更ノードを抽出する。また、変更後のレイアウトパタンデータに対して等電位番号を付与して該等電位番号を参照して該変更ノードと同じ等電位番号を持つ検証対象箇所を抽出する。更に、前抽出された記検証対象箇所に対して、アンテナ比のＤＲＣ検証を実行する。 （もっと読む）

【課題】外部電源電圧が変動した場合でも、安定に動作する半導体装置を実現することが可能なクロックツリー生成方法を提供する。
【解決手段】プログラム５のＣＴＳ部８は、電源領域Ａから電源領域Ｂにクロック信号ＣＬＫ１，ＣＬＫ２を伝達する経路Ｌ１，Ｌ２を設け、電源領域Ａ内の経路Ｌ１，Ｌ２にそれぞれアンカーバッファＢ１，Ｂ２を配置し、遅延回路Ｄ１，Ｄ２を電源領域Ｂ内の経路Ｌ１，Ｌ２にそれぞれ配置し、遅延回路Ｄ３，Ｄ４をアンカーバッファＢ１，Ｂ２の入力ノード側の経路Ｌ１，Ｌ２にそれぞれ配置する。したがって、外部電源電圧ＶＤＤ１，ＶＤＤ２が変動した場合でも、クロック信号ＣＬＫ１，ＣＬＫ２の遅延時間は同じになる。 （もっと読む）

【課題】複数の電源電圧を有する半導体装置設計の自動化による作業工数の削減とレイアウト面積の省面積化を図ることが可能な自動配置配線装置を提供する。
【解決手段】処理部は、自動配置の結果から複数のセル間を接続する複数の配線経路であって、第１のパワードメイン中のセルから第２のパワードメイン中のセルへ接続される配線経路を抽出する（１６）。処理部は、第１のパワードメインと第２のパワードメインとの各々の動作モード毎の電源活性情報を抽出し（１７）、第１のパワードメインと第２のパワードメインとが活性状態であるときに活性状態である第３のパワードメインを抽出し（１８）、特定セルの仕様項目違反を解消するために、第３のパワードメインに追加セルを挿入し（１９）、かつ、第１のパワードメイン中の特定セルと第２のパワードメイン中の特定セルとの間を追加セルを経由して配線する（２２）。 （もっと読む）

【課題】より実動作に近いタイミング判定を行う。
【解決手段】遅延計算・タイミング検証方法は、被検証回路を示すネットリストを保持するステップと、被検証回路に含まれる順序回路間のパスを抽出するステップと、順序回路の出力がメタステーブル状態になることを許容して設定されるセットアップ時間およびホールド時間を示す緩和制約時間に対する入力信号のタイミング余裕度を算出するステップと、タイミング余裕度に基づいて、順序回路の出力信号の値が確定する出力遅延時間を算出するステップと、順序回路間のパスにおける遅延時間を示す伝搬遅延時間を算出するステップと、出力遅延時間と伝搬遅延時間と緩和制約時間とに基づいてタイミング検証するステップとを具備する。 （もっと読む）

【課題】 本発明の課題は、ＬＳＩに搭載される回路ブロックのノイズを見積もることを目的とする。
【解決手段】 上記課題は、コンピュータによって実行されるノイズ見積り方法であって、該コンピュータが、記憶領域に格納されるＬＳＩの基板の電気的特性に係るプロセスパラメータを用いて、該ＬＳＩに配置される複数の回路ブロック間の基板抵抗を計算する算出手順と、前記計算した基板抵抗を有する等価回路を生成して、チップ内ネットリストを記憶領域内に生成する生成手順と、前記記憶領域に格納される前記チップ内ネットリストに前記ＬＳＩの動作に係る電気的要素と回路ブロックとの接続情報が付加された全体ネットリストを用いて、回路シミュレーションを実行することによって回路ブロック毎のノイズを見積もる回路シミュレーション手順とを実行するノイズ見積り方法により達成される。 （もっと読む）

【課題】遅延計算に要する処理時間を短縮して、タイミング解析全体に要する処理時間を短縮可能とする。
【解決手段】タイミング解析方法は、半導体チップ上にレイアウトされた回路に対して電圧降下解析を行い、電圧降下解析結果に基づいて、チップ上の電圧降下を所定の電圧範囲ごとの領域として電圧降下領域ファイルを作成し、遅延のばらつきを表現する第１ＯＣＶ係数が電圧降下を考慮して所定の電圧ごとに対応付けられたＯＣＶ係数ファイルを用いて、電圧降下領域ファイルの所定の電圧範囲に対応する第２ＯＣＶ係数を領域ごとに算出し、算出した第２ＯＣＶ係数と領域とを対応付けてＯＣＶ領域ファイルを作成し、遅延ライブラリを用いてレイアウトされた回路に対して遅延計算を行い、遅延計算結果とＯＣＶ領域ファイルの領域ごとの第２ＯＣＶ係数を用いてタイミング解析を行う。 （もっと読む）

【課題】半導体集正規回路の設計時に論理合成以後にあたる下流工程に用いる設計ツールに、設計者に依存することなく適切なタイミング制約を与える。
【解決手段】半導体設計支援装置に、非同期回路を内在する電気回路の設計時に ソースコードに対して行われたＣＤＣ検証結果と 当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、ソースコードに含まれる全てのクロックについて明確化処理してＣＤＣ検証用設定ファイルとして収集取得する手段と、ＣＤＣ検証用設定ファイルとＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力する手段を設ける。 （もっと読む）

【課題】設計効率の向上を図ること。
【解決手段】設計支援装置１０は、既存の半導体集積回路に含まれる機能マクロの情報と、機能マクロ間の接続情報を含むアーキテクチャ情報が品種毎に管理されたデータベースから、作成する半導体集積回路に搭載する機能マクロを含む品種を検索する。そして、設計支援装置１０は、検索により得られた品種のアーキテクチャ情報を前記データベースから抽出し、作成する半導体集積回路のアーキテクチャ情報と、抽出した前記品種のアーキテクチャ情報を比較し、設計する半導体集積回路のアーキテクチャ情報に類似するアーキテクチャ情報の品種を抽出する。 （もっと読む）

【課題】クロック遅延などを調整し易くすることで、タイミングエラーを適切に収束させる。
【解決手段】クロックツリー生成装置は、クロックツリーに関する情報と、クロックツリーに含まれる複数のフリップフロップが用いている複数のクロックに関する情報とを取得する取得手段と、取得手段によって取得された複数のクロックごとに、それぞれのクロックで駆動されるフリップフロップの数を特定するフリップフロップ数特定手段と、フリップフロップ数特定手段によって特定された複数のクロックごとのフリップフロップの数に基づいて、複数のクロックの中でフリップフロップの数が少ない上位のクロックを所定数だけ特定するクロック特定手段と、クロック特定手段によって特定されたクロックで駆動されるフリップフロップを基準にして、クロックツリーを分割する分割手段と、を備える。 （もっと読む）

【課題】配線の効率化を図ること。
【解決手段】設計支援装置１は、表示部２に接続されており、記憶部１ａと、選択部１ｂと、配置部１ｃと、判断部１ｄと、配線部１ｅと、確定部１ｆとを有している。記憶部１ａは、回路の論理接続情報と配置対象のセルのセル情報を記憶する。選択部１ｂは、記憶部１ａに記憶されたセル情報のうち、配置対象のセルのセル情報を選択する。配置部１ｃは、入力された座標に基づき、選択されたセル情報のセルの仮の配置を行う。判断部１ｄは、配線モードであるか否かを判断する。配線部１ｅは、判断部１ｄが配線モードであると判断した場合、仮の配置がされたセルに接続する配線について仮の配線を行う。確定部１ｆは、セルの配置位置の確定に基づいて、配線されたセルの仮の配線の配置位置を確定する。 （もっと読む）

【課題】ＬＳＩにおける電源遮断領域を拡張する方法及びそのプログラムを提供する。
【解決手段】回路要素とネット情報とを記述したハードウエア記述ファイルに対して，電源遮断領域の入力端子Ａから第1のノードＢであるラッチ回路または入力ポートをトレースによって抽出し，さらに，遮断領域の出力端子に接続される第１のアイソレーションセルの出力端子Ａ’から第２のノードＢ’であるラッチ回路または出力ポートをトレースによって抽出する第１の抽出工程と，第１のノードＢから第３のノードＣとなるラッチ回路または出力ポートをトレースによって抽出し，さらに，第２のノードＢ’から第4のノードＣ’であるラッチ回路または入力ポートをトレースによって抽出する第２の抽出工程とにより，無駄に動作する組み合せ回路を抽出し、前記回路をハードウエア記述ファイルと電源仕様ファイルに追加するとともに，アイソレーションセルを移動する工程とを有する。 （もっと読む）

【課題】消費電力を削減した半導体集積回路及びその設計方法を提供する。
【解決手段】半導体集積回路の設計方法は、複数の標準フリップフロップ回路及び低消費電力フリップフロップ回路を配置するステップと、セルタイプを指標に含む評価関数を用いて、配置されたフリップフロップ回路を複数のクラスタにグループ化するステップと、標準フリップフロップ回路のみで構成されたクラスタに対して第１クロックバッファを割り当て、低消費電力フリップフロップ回路を含むクラスタに対して前記第１クロックバッファよりサイズの大きい第２クロックバッファを割り当てるステップと、クロック配線するステップと、を備える。 （もっと読む）

【課題】
複数階層を有する半導体集積回路の階層レイアウトを行なう際に、複数個所で使用される下位モジュールについての各配置箇所における下位モジュール近傍の上位階層の配線状況を考慮して、下位モジュールのレイアウト設計を行なうことを課題とする。
【解決手段】
上記課題を解決するために、本発明に係るレイアウト設計装置は、複数階層を有する半導体集積回路のレイアウト設計装置であって、複数個所で使用される下位モジュールについて、前記下位モジュールが配置される上位モジュール内のそれぞれの配置箇所近傍の上位階層の配線情報を抽出し、抽出した上位階層の配線情報を、前記下位モジュールのレイアウト設計を行なう際の配線禁止領域として設定し、前記下位モジュールのレイアウトを行なう。 （もっと読む）