【課題】狭い範囲の電圧変化に対して容量が線形的に、大きく変化する特性を実現する。
【解決手段】ＩｎＰの半導体基板２１上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されるバラクタダイオード５０において、半導体基板２１上にエピタキシャル結晶成長させた層には、ｐ型不純物を高濃度にドープさせバンドギャップエネルギーが半導体基板２１よりも小さい材料からなるｐ領域５０ｄと、ｐ領域５０ｄの半導体基板２１寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるＩ領域５０ｃと、Ｉ領域５０ｃの半導体基板２１寄りの面に接し、ｎ型不純物を中濃度以上にドープさせバンドギャップエネルギーが半導体基板２１よりも大きい材料からなり、Ｉ領域５０ｃから半導体基板２１側に向かう程不純物濃度が低下する濃度減少部（５４〜５７）を有するｎ領域５０ｂが含まれている。 （もっと読む）

【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタポリシリコンに対する良好なコンタクトを得ることができる半導体装置及びその半導体装置の製造方法を提供する。
【解決手段】ラテラル・バイポーラトランジスタを有する半導体装置であって、ラテラル・バイポーラトランジスタは、第１の導電層を構成する基板と、第１の導電層上に配置されたｎ−ｈｉｌｌ層３１２と、ｎ−ｈｉｌｌ層３１２を囲む素子分離酸化膜３２０に開口されたオープン領域と、オープン領域上に形成されるポリシリコン膜９１０と、ポリシリコン膜９１０から固相拡散されたエミッタ領域と、素子分離酸化膜３２０に形成されたダミーゲートポリシリコン７０６と、を有し、ダミーゲートポリシリコン７０６によってポリシリコン膜９１０からの固相拡散されるエミッタ領域の形状が制御される。 （もっと読む）

【課題】単体構造のＨＢＴデバイスと同等の信頼性を得る。
【解決手段】化合物半導体からなる、高電子移動度トランジスタ（ＨＥＭＴ）とヘテロバイポーラトランジスタ（ＨＢＴ）とを、同一基板上に重ねてエピタキシャル成長した多層構造のトランジスタ素子において、エピ層として内在するインジウムガリウムリン層（ＩｎＧａＰ）のバンドギャップエネルギを１．９１ｅＶ以上にすることを特徴とする。 （もっと読む）

【課題】ＢｉＣＭＯＳプロセスにより製造される半導体装置において、Ｖ−ＮＰＮトランジスタの製造工程を合理化する。また、そのトランジスタのｈＦＥを大きな値に調整する。
【解決手段】Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７の底部に接触してＮ型ベース幅制御層９が形成されている。Ｎ型ベース幅制御層９が形成されることで、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７が局所的に浅くなっている。また、Ｐ型ベース領域７は、Ｐ型ウエル領域６の形成工程を用いて形成し、Ｎ型ベース幅制御層９は、Ｎ型ウエル領域８の形成工程を用いて形成することにより、工程合理化を図ることができる。 （もっと読む）

【課題】互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにする。
【解決手段】半導体装置は、第１の素子１５１、第２の素子１５２、第３の素子１５３及び第４の素子１５４を備えている。基板１００は、基板を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を含む。第２の区画は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を含み、基板の裏面に露出した裏面拡散層を有している。第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成され、第３の素子及び第４の素子は、裏面拡散層１０５を介在させて互いに接続されている。 （もっと読む）

【課題】充分な選択比を備え、また、除去が比較的容易なエッチングストッパ層を得る。
【解決手段】ＧａＡｓ基板１０上に設けられた高電子移動度トランジスタ構造２０と、高電子移動度トランジスタ構造２０の上に設けられたヘテロ接合バイポーラトランジスタ構造４０と、を備え、高電子移動度トランジスタ構造２０とヘテロ接合バイポーラトランジスタ構造４０との間には、Ａｓ濃度が１．０×１０^１６ａｔｏｍｓ／ｃｃ以上１．０×１０^２１ａｔｏｍｓ／ｃｃ以下のＩｎＧａＡｓＰ層からなるエッチングストッパ層３０を備える。 （もっと読む）

【課題】ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【解決手段】まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去し、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。 （もっと読む）

【課題】異なる不純物濃度の埋め込み層を有する半導体装置を短時間かつ低コストで製造する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の表面に第１の酸化膜１１を形成する第１の酸化膜形成ステップと、フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部１２を形成ステップと、前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、前記第１の不純物を熱拡散させる第１の熱拡散ステップと、を有する。 （もっと読む）

【課題】トランジスタの占有面積をほとんど増やすことなく、かつ、ＨＢＴとＨＦＥＴとを接続する配線による悪影響を受けないＢｉ−ＨＦＥＴ（半導体装置）を提供する。
【解決手段】基板１０１上に形成されたＨＦＥＴ１６０と、ＨＦＥＴ１６０上に形成されたＨＢＴ１７０とを備え、ＨＦＥＴ１６０は、チャネル層１０２と、コンタクト層１０４とを有し、ＨＢＴ１７０は、ＨＦＥＴ１６０のコンタクト層１０４と接続、又は、一体化されたサブコレクタ層１０７と、コレクタ層１０８と、ベース層１０９と、エミッタ層１１０と、エミッタキャップ層１１１と、エミッタコンタクト層１１２とを有し、コレクタ層１０８、ベース層１０９及びエミッタ層１１０は、メサ形状の構造体であるベースメサ領域８３０を構成し、ゲート電極２０２は、第一のコレクタ電極２０３とベースメサ領域８３０との平面的な間に設けられたリセス領域８２０内に形成されている。 （もっと読む）

【課題】オン抵抗の低いストッパー層を有するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハを提供する。
【解決手段】単結晶基板８上に、ＧａＡｓ層、ＡｌＧａＡｓ層からなるバッファ層９、ｎ型不純物を含有するＡｌＧａＡｓ層又はＩｎＧａＰ層若しくはＳｉプレナードープ層からなる電子供給層１０、ＩｎＧａＡｓ層からなるチャネル層１２、ノンドープ又は低濃度ｎ型不純物を含有するＧａＡｓ層又はＡｌＧａＡｓ層からなるショットキー層１４、ノンドープ又は低濃度ｎ型不純物を含有するＩｎＧａＰ層からなるストッパー層１５、ｎ型不純物を含有するＧａＡｓ層からなるキャップ層１６を積層したＨＥＭＴ構造１８を有するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハ１７において、ストッパー層１５におけるＩｎＧａＰ中のＡｓが占めるＶ族原子分率が１５％以下であるものである。 （もっと読む）

【課題】配管パージ等の作業を行うことなく、電気的特性等に影響を与える残留したＴｅやＳｅのエピタキシャル層中への混入を防止できるトランジスタ用エピタキシャルウェハを提供する。
【解決手段】基板１００と化合物半導体層２００とコンタクト層３００とを有し、コンタクト層３００は、ｎ型不純物としてＴｅ又はＳｅがドーピングされたＩｎ組成比ｘが０．３≦ｘ≦０．６で一定のｎ型ＩｎＧａＡｓ層からなり、ｎ型ＩｎＧａＡｓ層は、ｎ型不純物濃度が１．０×１０¹⁹ｃｍ^-3以上５．０×１０¹⁹ｃｍ^-3以下で、且つ、炭素濃度が１．０×１０¹⁶ｃｍ^-3以上３．０×１０¹⁸ｃｍ^-3以下であり、化合物半導体層２００は、バッファ層４００を備え、バッファ層４００は、アンドープＡｌＡｓ層からなる第１バッファ層４０１と、Ａｌ組成比ｙが０＜ｙ＜１のアンドープＡｌＧａＡｓ層からなる第２バッファ層４０２とからなるものである。 （もっと読む）

【課題】ＧａＡｓ基板からＨＢＴ構造層に伝搬する転位を抑制したトランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ構造層３が形成され、高電子移動度トランジスタ構造層３上にヘテロバイポーラトランジスタ構造層４が形成されたトランジスタ素子において、ＧａＡｓ基板２の転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下であり、高電子移動度トランジスタ構造層３とヘテロバイポーラトランジスタ構造層４との間に、ＩｎＧａＰからなるエッチングストッパ層１２と、エッチングストッパ層１２上に設けられたＧａＡｓからなる安定化層２１と、を設けたものである。 （もっと読む）

【課題】BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制する。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）

【課題】電源制御装置システム（２５）の動作中に、システム（２５）の動作を抑止する方法を提供する。
【解決手段】例えば、負荷（６３）にシステム（２５）の動作を抑止する条件を検出した場合、抑止トランジスタ（３５）をオンにし、出力（４８）を低に引き下げ、キャパシタ（４９）を放電させる。キャパシタ（４９）が初期電圧値より低い値まで放電されると、検出器４０は、トランジスタ（４４）をオンにし、装置（１２）のトランジスタ（１５）をオフにする。その結果、システム（２５）は、出力（２１）から供給される第２出力電流の供給を抑止し、第２出力電流よりはるかに小さい第１出力電流のみを出力（１９）から供給する。制御装置（５１）が動作しないため、システム（２５）から負荷（６３）への電圧供給が停止される。 （もっと読む）

【課題】同一基板上にヘテロ接合バイポーラトランジスタ（ＨＢＴ）と電界効果トランジスタ（ＦＥＴ）とが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供する。
【解決手段】ＨＢＴ１０１Ａにおいては、サブコレクタ層が複数の半導体層１３〜１５の積層構造からなり、かつ、サブコレクタ層においてコレクタ層１７より張り出した部分上にコレクタ電極２８が形成されている。ＦＥＴ１０１Ｂ、１０１Ｃにおいては、ＨＢＴ１０１Ａのサブコレクタ層をなす複数の半導体層のうち半導体基板１側の少なくとも１層の半導体層１３が、キャップ層の少なくとも一部の層を兼ねている。ＨＢＴサブコレクタ層の総膜厚が５００ｎｍ以上であり、ＦＥＴキャップ層の総膜厚が５０ｎｍ以上３００ｎｍ以下である。 （もっと読む）

【課題】絶縁素子分離型のバイポーラトランジスタの放熱性を改善する。
【解決手段】薄い半導体層の第１のエリアに配置された第１のトランジスタと、薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、を備え、第１のトランジスタは、並列接続された複数のバイポーラトランジスタ素子を構成する複数の単位能動領域の配列全体を囲って配置された素子分離溝を含み、素子分離溝を能動領域から少なくとも１μｍ離間して設け、能動領域で生成される熱を単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、第２のトランジスタは、バイポーラトランジスタ動作を行う単位能動領域と、単位能動領域を取り囲んで形成され単位能動領域から１μｍ以下の位置に配置された素子分離溝を含む。 （もっと読む）

【課題】表面上に素子をより高密度に実装する。
【解決手段】第１のトレンチと第２のトレンチとの間の位置において、エピタキシャル層の表面から基板へと下方に延在するドーパントのウェルは、エピタキシャル層の背景ドーピング濃度とは異なるドーピング濃度を有し、エピタキシャル層の残りの部分と第１および第２の接合を形成する。第１の接合は、第１のトレンチの底部から基板に延在し、第２の接合は、第２のトレンチの底部から前記基板に延在する。ウェルおよび第１および第２のトレンチは分離構造を構成し、分離構造は、分離構造の一方側のエピタキシャル層に形成された第１の素子と分離構造の他方側のエピタキシャル層に形成された第２の素子とを電気的に分離する。分離構造による電気的分離は第１および第２のトレンチとＰＮ接合とによってもたらされ、ウェルは第１の導電型の材料でドープされ、基板およびエピタキシャル層は、第１の導電型とは反対の第２の導電型の材料でドープされ、第１および第２の接合はＰＮ接合である。 （もっと読む）

【課題】ＣＭＯＳ回路側の仕様で不純物領域の深さや濃度が制約を受けるような場合でもｈＦＥの向上を可能とする。
【解決手段】１つのバイポーラトランジスタが、横型の主トランジスタ部と、縦型の補助トランジスタ部とから形成されている。横型の主トランジスタ部は、エミッタ領域３１と、ベース領域１４Ｂの表面側部分とコレクタ側部領域１３Ｂとを電流チャネルとして動作する。縦型の補助トランジスタ部は、エミッタ領域３１と、その底面に接するベース領域１４Ｂの深部側部と、コレクタ深部領域１２Ｂとを電流チャネルとして動作する。 （もっと読む）