【課題】狭い範囲の電圧変化に対して容量が線形的に、大きく変化する特性を実現する。
【解決手段】ＩｎＰの半導体基板２１上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されるバラクタダイオード５０において、半導体基板２１上にエピタキシャル結晶成長させた層には、ｐ型不純物を高濃度にドープさせバンドギャップエネルギーが半導体基板２１よりも小さい材料からなるｐ領域５０ｄと、ｐ領域５０ｄの半導体基板２１寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるＩ領域５０ｃと、Ｉ領域５０ｃの半導体基板２１寄りの面に接し、ｎ型不純物を中濃度以上にドープさせバンドギャップエネルギーが半導体基板２１よりも大きい材料からなり、Ｉ領域５０ｃから半導体基板２１側に向かう程不純物濃度が低下する濃度減少部（５４〜５７）を有するｎ領域５０ｂが含まれている。 （もっと読む）

【課題】本発明は、基板に元々付着していた不純物及び成長炉内の不純物を低減することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、基板を成長炉内に搬入する搬入工程と、該基板の上と該成長炉の内壁に、該基板表面と該成長炉内の不純物を吸収する不純物吸収層を形成する吸収層形成工程と、該不純物吸収層と、該基板の一部とをエッチングすることで該基板を薄化基板にするエッチング工程と、該薄化基板の上にバッファ層を形成するバッファ層形成工程と、該バッファ層の上に半導体層を形成する半導体層形成工程と、を備えたことを特徴とする。 （もっと読む）

【課題】高い電流増幅率と高いアーリー電圧を両立することができ、ＣＭＯＳトランジスタとともに製造する場合でもより少ない製造工程により製造することができる半導体デバイスを提供する。
【解決手段】基板Ｐ１１の表面に形成された第１導電型のベースＰ１４と、ベースの表面に形成された第２導電型のエミッタＮ２３と、ベースの表面においてエミッタと離間して配置され、エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアをベースへ注入する、第２導電型のドープ領域Ｎ２４と、ベースを挟んで、エミッタおよびドープ領域の反対側に形成された、第２導電型のコレクタＮ１５とを備える。 （もっと読む）

【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるＥＳＤ保護特性の良好なＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３で形成するＰＮ接合ダイオード３５と、Ｐ型拡散層６と接続するＰ＋型埋め込み層３ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型埋め込み層３をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構築する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それを取り囲むＮ＋型拡散層７はカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、その放電電流Ｉ１によりＰ＋型埋め込み層３よりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし大きな放電電流Ｉ２が流れる。 （もっと読む）

【課題】裏面コンタクト構造体及びその構造体を製造する方法を提供する。
【解決手段】表面及び対向する裏面を有する基板１００の表面上に第１誘電体層１０５を形成することと、第１誘電体層を貫通して前記基板の表面にまで延びる導電性の第１スタッド・コンタクト１４０Ｂを第１誘電体層内に形成することと、基板の裏面から基板を薄くして基板の新しい裏面を形成することと、基板の新しい裏面から前記第１誘電体層まで延びるトレンチ１６５を基板内に形成して第１スタッド・コンタクトの底面をトレンチ内に露出させることと、基板の新しい裏面、トレンチの側壁、第１誘電体層の露出面、及び第１スタッド・コンタクトの露出面の上に、トレンチを完全に充填するのに十分には厚くない共形導電層１７０、１７５を形成することと、を含む前記方法。 （もっと読む）

【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタポリシリコンに対する良好なコンタクトを得ることができる半導体装置及びその半導体装置の製造方法を提供する。
【解決手段】ラテラル・バイポーラトランジスタを有する半導体装置であって、ラテラル・バイポーラトランジスタは、第１の導電層を構成する基板と、第１の導電層上に配置されたｎ−ｈｉｌｌ層３１２と、ｎ−ｈｉｌｌ層３１２を囲む素子分離酸化膜３２０に開口されたオープン領域と、オープン領域上に形成されるポリシリコン膜９１０と、ポリシリコン膜９１０から固相拡散されたエミッタ領域と、素子分離酸化膜３２０に形成されたダミーゲートポリシリコン７０６と、を有し、ダミーゲートポリシリコン７０６によってポリシリコン膜９１０からの固相拡散されるエミッタ領域の形状が制御される。 （もっと読む）

【課題】単体構造のＨＢＴデバイスと同等の信頼性を得る。
【解決手段】化合物半導体からなる、高電子移動度トランジスタ（ＨＥＭＴ）とヘテロバイポーラトランジスタ（ＨＢＴ）とを、同一基板上に重ねてエピタキシャル成長した多層構造のトランジスタ素子において、エピ層として内在するインジウムガリウムリン層（ＩｎＧａＰ）のバンドギャップエネルギを１．９１ｅＶ以上にすることを特徴とする。 （もっと読む）

【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタ、コレクタ間の耐圧をより高めることができる半導体装置を提供する。
【解決手段】ＨＣＢＴ１００は、第１の導電層を構成する基板１と、ｎ−ｈｉｌｌ層１１と、素子分離酸化膜６とを備え、ｎ−ｈｉｌｌ層１１は第２の導電層と第３の導電層を含み、第３の導電層は第４の導電層を含み、第４の導電層はエミッタ電極３１Ａと接続し、コレクタ電極３１Ｂをさらに備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂを備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂは、コレクタ電極３１Ｂ同士を結ぶ直線と、ｎ−ｈｉｌｌ層１１に備わる少なくとも一つの側面の２つの対向する位置を結ぶ直線とが直交する位置にあることを特徴とする。 （もっと読む）

【課題】高精度で低コストの電圧検知回路を提供する。
【解決手段】パワーオンリセット回路は、分圧回路１、バイポーラトランジスタＱ１，Ｑ２、抵抗素子Ｒ１，Ｒ２、およびベース電流補償回路１０を備える。分圧回路１の出力電圧ＶＩＮがバンドギャップ電圧ＶＢＧの場合、バイポーラトランジスタＱ１，Ｑ２のコレクタ電流Ｉ１，Ｉ２が一致する。電圧補償回路１０は、電流Ｉ１に基いてバイポーラトランジスタＱ１，Ｑ２のベース電流の和に相当する電流Ｉ６を生成し、その電流Ｉ６をバイポーラトランジスタＱ１，Ｑ２のベースに供給する。したがって、バイポーラトランジスタＱ１，Ｑ２の各々のベース電流が大きい場合でも、高い検出精度が得られる。 （もっと読む）

【課題】ＢｉＣＭＯＳプロセスにより製造される半導体装置において、Ｖ−ＮＰＮトランジスタの製造工程を合理化する。また、そのトランジスタのｈＦＥを大きな値に調整する。
【解決手段】Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７の底部に接触してＮ型ベース幅制御層９が形成されている。Ｎ型ベース幅制御層９が形成されることで、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７が局所的に浅くなっている。また、Ｐ型ベース領域７は、Ｐ型ウエル領域６の形成工程を用いて形成し、Ｎ型ベース幅制御層９は、Ｎ型ウエル領域８の形成工程を用いて形成することにより、工程合理化を図ることができる。 （もっと読む）

【課題】充分な選択比を備え、また、除去が比較的容易なエッチングストッパ層を得る。
【解決手段】ＧａＡｓ基板１０上に設けられた高電子移動度トランジスタ構造２０と、高電子移動度トランジスタ構造２０の上に設けられたヘテロ接合バイポーラトランジスタ構造４０と、を備え、高電子移動度トランジスタ構造２０とヘテロ接合バイポーラトランジスタ構造４０との間には、Ａｓ濃度が１．０×１０^１６ａｔｏｍｓ／ｃｃ以上１．０×１０^２１ａｔｏｍｓ／ｃｃ以下のＩｎＧａＡｓＰ層からなるエッチングストッパ層３０を備える。 （もっと読む）

【課題】オン抵抗の低いストッパー層を有するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハを提供する。
【解決手段】単結晶基板８上に、ＧａＡｓ層、ＡｌＧａＡｓ層からなるバッファ層９、ｎ型不純物を含有するＡｌＧａＡｓ層又はＩｎＧａＰ層若しくはＳｉプレナードープ層からなる電子供給層１０、ＩｎＧａＡｓ層からなるチャネル層１２、ノンドープ又は低濃度ｎ型不純物を含有するＧａＡｓ層又はＡｌＧａＡｓ層からなるショットキー層１４、ノンドープ又は低濃度ｎ型不純物を含有するＩｎＧａＰ層からなるストッパー層１５、ｎ型不純物を含有するＧａＡｓ層からなるキャップ層１６を積層したＨＥＭＴ構造１８を有するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハ１７において、ストッパー層１５におけるＩｎＧａＰ中のＡｓが占めるＶ族原子分率が１５％以下であるものである。 （もっと読む）

【課題】トランジスタの占有面積をほとんど増やすことなく、かつ、ＨＢＴとＨＦＥＴとを接続する配線による悪影響を受けないＢｉ−ＨＦＥＴ（半導体装置）を提供する。
【解決手段】基板１０１上に形成されたＨＦＥＴ１６０と、ＨＦＥＴ１６０上に形成されたＨＢＴ１７０とを備え、ＨＦＥＴ１６０は、チャネル層１０２と、コンタクト層１０４とを有し、ＨＢＴ１７０は、ＨＦＥＴ１６０のコンタクト層１０４と接続、又は、一体化されたサブコレクタ層１０７と、コレクタ層１０８と、ベース層１０９と、エミッタ層１１０と、エミッタキャップ層１１１と、エミッタコンタクト層１１２とを有し、コレクタ層１０８、ベース層１０９及びエミッタ層１１０は、メサ形状の構造体であるベースメサ領域８３０を構成し、ゲート電極２０２は、第一のコレクタ電極２０３とベースメサ領域８３０との平面的な間に設けられたリセス領域８２０内に形成されている。 （もっと読む）

【課題】配管パージ等の作業を行うことなく、電気的特性等に影響を与える残留したＴｅやＳｅのエピタキシャル層中への混入を防止できるトランジスタ用エピタキシャルウェハを提供する。
【解決手段】基板１００と化合物半導体層２００とコンタクト層３００とを有し、コンタクト層３００は、ｎ型不純物としてＴｅ又はＳｅがドーピングされたＩｎ組成比ｘが０．３≦ｘ≦０．６で一定のｎ型ＩｎＧａＡｓ層からなり、ｎ型ＩｎＧａＡｓ層は、ｎ型不純物濃度が１．０×１０¹⁹ｃｍ^-3以上５．０×１０¹⁹ｃｍ^-3以下で、且つ、炭素濃度が１．０×１０¹⁶ｃｍ^-3以上３．０×１０¹⁸ｃｍ^-3以下であり、化合物半導体層２００は、バッファ層４００を備え、バッファ層４００は、アンドープＡｌＡｓ層からなる第１バッファ層４０１と、Ａｌ組成比ｙが０＜ｙ＜１のアンドープＡｌＧａＡｓ層からなる第２バッファ層４０２とからなるものである。 （もっと読む）

【課題】ＨＥＭＴの移動度の低下を抑制することが可能なトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】高電子移動度トランジスタ構造層３を、気相成長法により成長温度６００℃以上７５０℃以下、Ｖ／III比１５０以下の条件で成長し、バイポーラトランジスタ構造層４を、気相成長法により成長温度４００℃以上６００℃以下、Ｖ／III比７５以下の条件で成長し、さらにノンアロイ層１８を、３８０℃以上４５０℃以下の成長温度で成長する。 （もっと読む）

【課題】ＧａＡｓ基板からＨＢＴ構造層に伝搬する転位を抑制したトランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ構造層３が形成され、高電子移動度トランジスタ構造層３上にヘテロバイポーラトランジスタ構造層４が形成されたトランジスタ素子において、ＧａＡｓ基板２の転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下であり、高電子移動度トランジスタ構造層３とヘテロバイポーラトランジスタ構造層４との間に、ＩｎＧａＰからなるエッチングストッパ層１２と、エッチングストッパ層１２上に設けられたＧａＡｓからなる安定化層２１と、を設けたものである。 （もっと読む）

【課題】BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制する。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。 （もっと読む）

【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）