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ショットキ

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【課題】ＧａＮトランジスタを理想的な還流ダイオードとして動作させ、低損失のスイッチ装置を実現できるようにする。
【解決手段】スイッチ装置は、窒化物半導体素子３０１と、窒化物半導体素子３０１を駆動する駆動部３０２とを備えている。窒化物半導体素子３０１は、第１のオーミック電極、第２のオーミック電極及び第１のゲート電極を有している。駆動部３０２は、第１のゲート電極にバイアス電圧を印加するゲート回路３１１と、第１のゲート電極と第１のオーミック電極との間に接続され、双方向に電流を流すスイッチ素子３１２とを有している。駆動部３０２は、第１のオーミック電極から第２のオーミック電極への電流を通電し且つ第２のオーミック電極から第１のオーミック電極への電流を遮断する動作を行う場合には、スイッチ素子３１２をオン状態とする。

【課題】半導体ウエハに厚みばらつきがある前提で、コストアップをすることなく高品質の半導体素子を提供すること。
【解決手段】第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、活性層と埋込拡散層の総厚を測定し、測定した総厚から前記活性層の厚さを求めるステップと、活性層に、埋込拡散層との間で電流が流れる第１導電型のコレクタ領域をイオン注入によって形成するステップと、活性層に、埋込拡散層との間で電流が流れる第２導電型のベース領域をイオン注入によって形成するステップと、ベース領域内に、ベース領域との間で電流が流れる第１導電型のエミッタ領域をイオン注入によって形成するステップとを備え、ベース領域を形成するステップは、活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする。

【課題】ダイオード等の保護素子の外付けによる部品点数の増加及び占有面積の増大を抑えた、双方向に高いアバランシュエネルギー耐量を有する窒化物半導体装置を提供する。
【解決手段】半導体基板１０は、第１のｎ型領域１２Ａ、第２のｎ型領域１２Ｂとともにトランジスタ１１を構成する。半導体基板１０の裏面には、裏面電極１３が接合され、また、半導体基板１０の上には、ＨＦＥＴ２１が形成されている。ＨＦＥＴ２１は、ＡｌＧａＮ層２３Ａ及びＧａＮ層２３Ｂを備える半導体層積層体２３と、第１のオーミック電極２４Ａ、第２のオーミック電極２４Ｂ、第１のゲート電極２５Ａ、第２のゲート電極２５Ｂにより構成されている。第１のオーミック電極２４Ａと第１のｎ型領域１２Ａ、第２のオーミック電極２４Ｂと第２のｎ型領域１２Ｂはそれぞれ電気的に接続されている。

【課題】異なる不純物濃度の埋め込み層を有する半導体装置を短時間かつ低コストで製造する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の表面に第１の酸化膜１１を形成する第１の酸化膜形成ステップと、フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部１２を形成ステップと、前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、前記第１の不純物を熱拡散させる第１の熱拡散ステップと、を有する。

【課題】不要な寄生素子の影響を排除できる低容量の過渡電圧保護素子を提供する。
【解決手段】半導体基板上に第１のエピタキシャル層２１０を形成し、第１のエピタキシャル層の表面近傍に埋め込み層２２０を形成し、埋め込み層上に第２のエピタキシャル層２１１を形成し、第２のエピタキシャル層内に第１のディープ拡散層２５０を形成し、第１のディープ拡散層内にツェナーダイオードを形成し、ツェナーダイオードから離れた位置に第１のＰＮダイオードを形成し、ツェナーダイオードは第１の分離層２４０により分離されており、第１のＰＮダイオードは第２の分離層２４１で分離されており、ツェナーダイオードと第１のＰＮダイオードが埋め込み層を経由して逆方向に直列接続されることにより、不要な寄生素子の影響を排除でき、かつ低容量の過渡電圧保護素子を実現する。

【課題】従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御する。
【解決手段】ＥＳＤ保護素子２１は、スナップバック特性を有するスナップバック特性素子としてのＳＣＲ素子と、このＳＣＲ素子に接続されて、スナップバック開始電圧Ｖｔ１を素子電圧分だけ加算すると共に保持電圧Ｖｈを該素子電圧の２倍高くするための電圧加算素子としてのダイオード１３とを有して、ダイオード１３の素子電圧を調整して、保持電圧Ｖｈを電源電圧Ｖｃｃ以上で被保護素子の耐電圧以下に調整する。

【課題】異常な過電圧から内部回路を確実に保護することができる過電圧保護回路を提供する。
【解決手段】過電圧保護回路２Ａは、整流素子Ｄ１０と、互いに並列に接続された第１段から第ｎ段（ｎは２以上の整数）のスイッチング素子ＮＭ_１〜ＮＭ_ｎとを備える。スイッチング素子ＮＭ_１〜ＮＭ_ｎは、整流素子Ｄ１０の出力端からの出力電圧が印加される第１から第ｎの制御端をそれぞれ有する。また、スイッチング素子ＮＭ_１〜ＮＭ_ｎの各々は、第１端子３及び第２端子４にそれぞれ接続された被制御端を有する。整流素子Ｄ１０は、第１端子３から過電圧が入力されたとき、スイッチング素子ＮＭ_１〜ＮＭ_ｎをオン状態にする制御電圧を出力する。

【課題】 放熱性を改善したバイポーラトランジスタを有する半導体装置を提供することにある。
【解決手段】 複数のバイポーラトランジスタＱｕが配列される半導体装置であって、エミッタ配線Ｌ３は幅広部と細長部とを有し、細長部におけるバイポーラトランジスタ素子数が、幅広部が配置された配列の外縁に沿う方向に配列されたバイポーラトランジスタ素子数よりも少なくなるように配置する。
【効果】エミッタ配線の寄生抵抗によるエミッタ−ベース間電圧ばらつきを低減する。

【課題】電源電圧以下の維持電圧Ｖｈでも良好なＥＳＤ保護を行う。
【解決手段】半導体集積回路のＥＳＤ保護回路１１は、電位端子とグランド電位間に、スナップバック動作を持つ第１のＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、スナップバック動作を持つＥＳＤ保護素子１のスナップバック動作電圧Ｖｔ１に対して、低いブレークダウン電圧Ｖｒを持ち、かつ高い破壊電圧Ｖｔ２を持つ第２のＥＳＤ保護素子２としてのダイオードとが並列に接続されている。

【課題】高い実装密度を得ることが可能な半導体装置の製造プロセスを提供する。
【解決手段】半導体装置を電気的に分離するための構造は、エピタキシャル層を含まない半導体基板２４０内にドーパントを打込むことにより形成される。この打込みに続き、極めて限られた熱収支に上記構造を晒すことでドーパントが顕著に拡散しないようにする。その結果として、上記分離構造の寸法が制限かつ規定され、こうして、エピタキシャル層を成長させる工程とドーパントを拡散させる工程とを含む従来のプロセスを用いて得られるよりも高い実装密度を得ることができる。

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。

【課題】電源制御装置システム（２５）の動作中に、システム（２５）の動作を抑止する方法を提供する。
【解決手段】例えば、負荷（６３）にシステム（２５）の動作を抑止する条件を検出した場合、抑止トランジスタ（３５）をオンにし、出力（４８）を低に引き下げ、キャパシタ（４９）を放電させる。キャパシタ（４９）が初期電圧値より低い値まで放電されると、検出器４０は、トランジスタ（４４）をオンにし、装置（１２）のトランジスタ（１５）をオフにする。その結果、システム（２５）は、出力（２１）から供給される第２出力電流の供給を抑止し、第２出力電流よりはるかに小さい第１出力電流のみを出力（１９）から供給する。制御装置（５１）が動作しないため、システム（２５）から負荷（６３）への電圧供給が停止される。

【課題】支持基板に接地電極を備えることなく、第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供する。
【解決手段】支持基板１０を、第１導電型領域１０ａと第２導電型領域１０ｂとを有し、第１素子形成領域２０にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第１、第２導電型領域１０ａ、１０ｂで構成されるＰＮＰ接合またはＮＰＮ接合を有するものとする。このような半導体装置では、ＰＮＰ接合またはＮＰＮ接合の間に構成される空乏層により、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。

【課題】占有面積を増大させずに、電源投入開始後のチップ動作時にＥＳＤ保護素子で発生するリーク電流を低減することができるＥＳＤ保護素子を提供する。
【解決手段】電源ライン及び接地ラインを含む電子回路が形成された半導体基板１０と、半導体基板１０において電源ライン（Ｖｄｄ）及び接地ライン（Ｖｓｓ）間に設けられ、サイリスタＳＣＲ及びサイリスタを駆動するトリガーダイオードＴＤを含む静電気放電保護素子とを有し、トリガーダイオードは、半導体基板１０に形成されたアノード拡散層２２と、アノード拡散層２２から離間して半導体基板１０に形成されたカソード拡散層２１と、アノード拡散層２２及びカソード拡散層２１間において半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１７とを有し、外部電源に接続された外部端子（パッド電極２７）がゲート電極１７に電気的に接続されている構成とする。

【課題】 立ち上がり電圧低減と高耐圧実現の両立を可能とする構造を提案する。
【解決手段】 ＳｉＣ縦型ダイオードにおいて、カソード電極２１と、ｎ^＋＋カソード層１０と、ｎ^＋＋カソード層上のｎ⁻ドリフト層１１と、一対のｐ^＋領域１２と、ｎ⁻ドリフト層１１とｐ^＋領域１２の間に形成され、且つ一対のｐ^＋領域１２に挟まれたｎ^＋チャネル領域１６と、ｎ^＋＋アノード領域１４と、ｎ^＋＋アノード領域１４とｐ^＋領域１２に形成されたアノード電極２２を備える。

【課題】アバランシェ効果を利用した光検出器の温度特性を安定化させる。
【解決手段】電流増幅率の温度特性がアバランシェフォトダイオード１０と略同じであり、逆バイアスされた参照用接合構造と、参照用接合構造に参照電流を注入する順バイアスされた電流注入用接合構造とを有するアバランシェトランジスタ１２とを備え、参照用接合構造において増幅される参照電流の増幅率を所定値に保つようにアバランシェフォトダイオード１０と参照用接合構造とに印加する電圧を制御する。

【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことを容易に可能にする。
【解決手段】ＥＳＤ保護素子１０１の高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、ゲート電極１１１Ｇ，１１２Ｇの下方に形成しない。高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、半導体基板１００の面（ｘｙ面）にて、少なくとも低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介してゲート電極１１１Ｇ，１１２Ｇの側部に位置するように形成する。また、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬおよび不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭよりも深い位置まで形成する。

【課題】ＣＭＯＳ回路側の仕様で不純物領域の深さや濃度が制約を受けるような場合でもｈＦＥの向上を可能とする。
【解決手段】１つのバイポーラトランジスタが、横型の主トランジスタ部と、縦型の補助トランジスタ部とから形成されている。横型の主トランジスタ部は、エミッタ領域３１と、ベース領域１４Ｂの表面側部分とコレクタ側部領域１３Ｂとを電流チャネルとして動作する。縦型の補助トランジスタ部は、エミッタ領域３１と、その底面に接するベース領域１４Ｂの深部側部と、コレクタ深部領域１２Ｂとを電流チャネルとして動作する。

【課題】電力破壊を抑制できる半導体装置を提供すること。
【解決手段】ベース領域１２の表面に設定されたベースコンタクト領域１４において、ベース電極１５がベース領域１２に接合されている。ベースコンタクト領域１４の境界部の下方には、エミッタ領域１３と同じ導電型を有するＮ型領域２１がベースコンタクト領域１４を包囲するように形成されている。言い換えれば、ベースコンタクト領域１４の境界部の下方において、Ｐ型のベース領域１２およびＮ型領域２１によりＰＮ型の寄生ダイオードが形成されている。

【課題】ＥＳＤ耐量及びノイズ耐性を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、ＮＰＮバイポーラトランジスタＴｒ１と、一端がパッド１０に接続されたトリガ素子２０とを具備する。ＮＰＮバイポーラトランジスタＴｒ１は、第１ベース拡散層２０４と、パッド１０に接続されたコレクタ拡散層４と、第１ベース拡散層２０４上に形成され、第１配線Ｌ１を介してトリガ素子２０の他端に接続されたトリガタップ１と、第１ベース拡散層２０４上に形成され、第１配線Ｌ１と異なる第２配線Ｌ２を介してＧＮＤに共通接続されたエミッタ拡散層２及び第２ベース拡散層３とを備える。

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