【課題】狭い範囲の電圧変化に対して容量が線形的に、大きく変化する特性を実現する。
【解決手段】ＩｎＰの半導体基板２１上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されるバラクタダイオード５０において、半導体基板２１上にエピタキシャル結晶成長させた層には、ｐ型不純物を高濃度にドープさせバンドギャップエネルギーが半導体基板２１よりも小さい材料からなるｐ領域５０ｄと、ｐ領域５０ｄの半導体基板２１寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるＩ領域５０ｃと、Ｉ領域５０ｃの半導体基板２１寄りの面に接し、ｎ型不純物を中濃度以上にドープさせバンドギャップエネルギーが半導体基板２１よりも大きい材料からなり、Ｉ領域５０ｃから半導体基板２１側に向かう程不純物濃度が低下する濃度減少部（５４〜５７）を有するｎ領域５０ｂが含まれている。 （もっと読む）

【課題】高い電流増幅率と高いアーリー電圧を両立することができ、ＣＭＯＳトランジスタとともに製造する場合でもより少ない製造工程により製造することができる半導体デバイスを提供する。
【解決手段】基板Ｐ１１の表面に形成された第１導電型のベースＰ１４と、ベースの表面に形成された第２導電型のエミッタＮ２３と、ベースの表面においてエミッタと離間して配置され、エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアをベースへ注入する、第２導電型のドープ領域Ｎ２４と、ベースを挟んで、エミッタおよびドープ領域の反対側に形成された、第２導電型のコレクタＮ１５とを備える。 （もっと読む）

【課題】バーティカル型のバイポーラトランジスタにおいて、エミッタ領域からベース領域にかけて存在する界面準位を安定に低減することを可能とした半導体装置とその製造方法を提供する。
【解決手段】バーティカル型のバイポーラトランジスタ１０は、シリコン基板１に形成されたＰ型のベース領域１３と、シリコン基板１に形成されてベース領域１３に接するエミッタ領域１５と、シリコン基板１の表面であってベース領域１３とエミッタ領域１５との境界部２１上に形成されたシリコン酸化膜１７と、シリコン酸化膜１７上に形成されたポリシリコンパターン１９と、を有する。シリコン酸化膜１７とシリコン基板１との界面に塩素が１×１０^１７ｃｍ^−３以上の濃度で存在する。 （もっと読む）

【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタポリシリコンに対する良好なコンタクトを得ることができる半導体装置及びその半導体装置の製造方法を提供する。
【解決手段】ラテラル・バイポーラトランジスタを有する半導体装置であって、ラテラル・バイポーラトランジスタは、第１の導電層を構成する基板と、第１の導電層上に配置されたｎ−ｈｉｌｌ層３１２と、ｎ−ｈｉｌｌ層３１２を囲む素子分離酸化膜３２０に開口されたオープン領域と、オープン領域上に形成されるポリシリコン膜９１０と、ポリシリコン膜９１０から固相拡散されたエミッタ領域と、素子分離酸化膜３２０に形成されたダミーゲートポリシリコン７０６と、を有し、ダミーゲートポリシリコン７０６によってポリシリコン膜９１０からの固相拡散されるエミッタ領域の形状が制御される。 （もっと読む）

【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタ、コレクタ間の耐圧をより高めることができる半導体装置を提供する。
【解決手段】ＨＣＢＴ１００は、第１の導電層を構成する基板１と、ｎ−ｈｉｌｌ層１１と、素子分離酸化膜６とを備え、ｎ−ｈｉｌｌ層１１は第２の導電層と第３の導電層を含み、第３の導電層は第４の導電層を含み、第４の導電層はエミッタ電極３１Ａと接続し、コレクタ電極３１Ｂをさらに備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂを備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂは、コレクタ電極３１Ｂ同士を結ぶ直線と、ｎ−ｈｉｌｌ層１１に備わる少なくとも一つの側面の２つの対向する位置を結ぶ直線とが直交する位置にあることを特徴とする。 （もっと読む）

【課題】ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【解決手段】まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去し、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。 （もっと読む）

【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】ＭＩＭキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】半導体基板１上にベース電極４を形成する。ベース電極４を覆うようにレジスト膜５を形成する。レジスト膜５をマスクとした等方性エッチングにより、ベース電極４の周辺の半導体基板１を掘り込んでベースメサ溝６を形成する。ベース電極４上に絶縁膜７を形成する。絶縁膜７上に配線電極８を形成する。レジスト膜５の外周とベース電極４の外周との最小幅ｗは、ベースメサ溝６がベース電極４の下に入り込まないような値に設定されている。 （もっと読む）

【課題】異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すこと。
【解決手段】第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成することで、その後、層間絶縁層５３の厚みを厚層化することができるため、第２バイポーラトランジスタ２０のエミッタ領域２５では第１バイポーラトランジスタ１０のエミッタ領域１５に比べコンタクト深さを浅くしてコンタクトホール５４が形成される。これにより、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更できる。ダミー層５２の形成は第２バイポーラトランジスタ２０のベース領域２６、コレクタ領域２７であってもよい。 （もっと読む）

【課題】電力破壊を抑制できる半導体装置を提供すること。
【解決手段】ベース領域１２の表面に設定されたベースコンタクト領域１４において、ベース電極１５がベース領域１２に接合されている。ベースコンタクト領域１４の境界部の下方には、エミッタ領域１３と同じ導電型を有するＮ型領域２１がベースコンタクト領域１４を包囲するように形成されている。言い換えれば、ベースコンタクト領域１４の境界部の下方において、Ｐ型のベース領域１２およびＮ型領域２１によりＰＮ型の寄生ダイオードが形成されている。 （もっと読む）

【課題】基板上に位置するＢｉＦＥＴにおいて、ＨＢＴ性能の低下を引起すことなくＦＥＴの製造可能性増大を達成させる。
【解決手段】基板上に位置するＢｉＦＥＴ１００は、基板の上に位置するエミッタ層部分１２２を含み、エミッタ層部分は第１のタイプの半導体を含む。ＨＢＴはエッチストップ層の第１の部分１２６をさらに含み、エッチストップ層の第１の部分はＩｎＧａＰを含む。ＢｉＦＥＴは基板の上に位置するＦＥＴ１０６をさらに含み、ＦＥＴはソース領域およびドレイン領域を含み、エッチストップ層の第２の部分１４６はソース領域およびドレイン領域の下に位置し、エッチストップ層の第２の部分はＩｎＧａＰを含む。ＦＥＴはエッチストップ層の第２の部分の下に直接接して位置する第２のタイプの半導体層をさらに含む。エッチストップ層はＦＥＴの線形性を増大させ、ＨＢＴの電子の流れを低下させない。 （もっと読む）

【課題】低コストで性能向上が可能なＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】ｎ型の半導体基板１の表面から所定の深さに、コレクタ領域を構成するｎ型の不純物領域２６を備える。当該不純物領域２６の上方、かつ半導体基板１に形成されたシャロートレンチ分離１４で挟まれた領域１８にはｐ型のベース領域２０を備える。ベース領域２０には、ｎ型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域２６がベース領域２０下からシャロートレンチ分離１４下まで延在し、当該シャロートレンチ分離１４を貫通して不純物領域２６に電気的に接続するコンタクトプラグ５２を備える。 （もっと読む）

【課題】 ヘテロ接合バイポーラ・トランジスタ及びその製造方法を提供する。
【解決手段】 ヘテロ接合バイポーラ・トランジスタに関連する、半導体構造体及び半導体の製造方法が提供される。この方法は、同じ配線レベルにある金属導線によって接続される２つのデバイスを形成することを含む。２つのデバイスの第１のものの金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される。 （もっと読む）

【課題】エミッタ電極の膜厚が均一であり、このために素子特性のばらつきが少ない特性が良好な半導体装置を提供する。
【解決手段】Ｓｉ基板１上のＮ−ｈｉｌｌ層１１と、Ｎ−ｈｉｌｌ層１１を囲む素子分離領域であるシャロートレンチアイソレーション６に開口されたオープン領域２１と、を備えたＨＣＢＴ１００を含む半導体装置において、オープン領域２１上に面方位のないアモルファスＳｉ膜３０，３１を形成する。アモルファスシリコン膜３０、３１を、Ｎ−ｈｉｌｌ層１１がアモルファスシリコン膜３０、３１から露出する厚みにまでエッチングして電極とする。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】単一半導体基板上にＨＢＴおよびＦＥＴのような異なる種類の複数デバイスを形成するに適した化合物半導体基板を提供する。
【解決手段】第１半導体１１０と、第１半導体上に形成された、電子捕獲中心または正孔捕獲中心を有するキャリアトラップ層１３０と、キャリアトラップ層上にエピタキシャル成長され、自由電子または自由正孔が移動するチャネルとして機能する第２半導体１４４と、第２半導体上にエピタキシャル成長したＮ型半導体／Ｐ型半導体／Ｎ型半導体で表される積層体、または前記第２半導体上にエピタキシャル成長したＰ型半導体／Ｎ型半導体／Ｐ型半導体で表される積層体を含む第３半導体１６０とを備える半導体基板。 （もっと読む）

【課題】製造後に電流増幅率ｈＦＥ特性を変化させることができるバイポーラトランジスタを備えた半導体装置を提供する。
【解決手段】Ｐ型半導体層１に、Ｎ型拡散層からなるコレクタ３、Ｐ型拡散層からなるベース５、Ｎ電型拡散層からなるエミッタ７が形成されてバイポーラトランジスタが形成されている。そのバイポーラトランジスタはベース５上及びコレクタ３にゲート絶縁膜９を介してゲート電極１１を備えている。コレクタ３にはコレクタ配線１３が接続されている。ベース５にはベース配線１５が接続されている。エミッタ７にはエミッタ配線１７が接続されている。ゲート電極１１にはゲート電極配線１９が接続されている。配線１３，１５，１７，１９は互いに電気的に絶縁されている。 （もっと読む）

【課題】 半導体構成体がバイポーラトランジスタ（１０１）及び間隔構成体（２６５−１又は２６５−２）を包含している。
【解決手段】 該トランジスタはエミッタ（２４１）、ベース（２４３）、コレクタ（２４５）を有している。該ベースはベースコンタクト部分（２４３−１）、該エミッタの下側で且つ該コレクタの物質上方に位置されているイントリンシックベース部分（２４３Ｉ−１）、該イントリンシックベース部分とベースコンタクト部分との間に延在しているベースリンク部分（２４３Ｌ−１）を包含している。該間隔構成体は、間隔コンポーネント及び上部半導体表面に沿って延在する分離用誘電体層（２６７−１又は２６７−２）を包含している。該間隔コンポーネントは、該ベースリンク部分の上方で該誘電体層上に位置されており、好適には多結晶半導体物質であるほぼ非単結晶の半導体物質の横方向間隔部分（２６９−１又は２６９−２）を包含している。該横方向間隔部分の両側の第１及び第２下部端部（３０５−１及び３０７−１）は該ベースリンク部分の両側の第１及び第２上部端部（２９７−１及び２９９−１）に対して横方向に適合し、その長さを決定し且つそれにより制御する。 （もっと読む）

【課題】低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。 （もっと読む）