【課題】作製工程が簡略化され、容量素子の面積が縮小化された昇圧回路を有する半導体
装置を提供することを課題とする。
【解決手段】直列に接続され、第１の入力端子部から出力端子部へ整流作用を示す複数の
整流素子と、第２の入力端子部に接続され、互いに反転する信号が入力される第１の配線
及び第２の配線と、それぞれ第１の電極、絶縁膜及び第２の電極を有し、昇圧された電位
を保持する複数の容量素子とから構成される昇圧回路を有し、複数の容量素子は、第１の
電極及び第２の電極が導電膜で設けられた容量素子と、少なくとも第２の電極が半導体膜
で設けられた容量素子とを有し、複数の容量素子において少なくとも１段目の容量素子を
第１の電極及び第２の電極が導電膜で設けられた容量素子とする。 （もっと読む）

【課題】キャパシタとコンタクトパッド間のコンタクト抵抗の上昇を防ぎ、書き込み・読み出し不良を低減する、装置特性が優れた半導体装置を提供する。
【解決手段】タングステン膜８ｂを形成する工程と、タングステン膜８ｂ上に窒化チタン膜からなる下部電極１３を形成する工程と、酸化雰囲気下で窒化チタン膜に熱処理を行うことにより窒化チタン膜を酸化する工程と、下部電極１３上に容量絶縁膜１４を形成する工程と、容量絶縁膜１４上に上部電極１５を形成する工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】微細化されたトランジスタのオン特性を向上させる。微細化されたトランジスタを歩留まりよく作製する。
【解決手段】一対の低抵抗領域及び該低抵抗領域に挟まれるチャネル形成領域を含む酸化物半導体層と、ゲート絶縁層を介してチャネル形成領域と重畳する第１のゲート電極層と、第１のゲート電極層のチャネル長方向の側面及びゲート絶縁層の上面と接し、一対の低抵抗領域と重畳する一対の第２のゲート電極層と、第２のゲート電極層上の、側端部を第２のゲート電極層の側端部と重畳する一対の側壁絶縁層と、を有する半導体装置を提供する。 （もっと読む）

【課題】縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供する。
【解決手段】本発明は表面が平坦なシリコン層からなる上部拡散層１１を形成しようとするものであり、具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜７表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。シリコン層の成長は、シリコン層を単結晶シリコンで選択的にエピタキシャル成長させる。この場合、ファセットが生じるので、最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる。 （もっと読む）

【課題】微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供する。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成する。
【解決手段】酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を、酸化物半導体層上のゲート絶縁層及び絶縁層の開口を埋め込むように設ける。ソース電極層を設けるための開口とドレイン電極層を設けるための開口は、それぞれ別のマスクを用いた別のエッチング処理によって形成される。これにより、ソース電極層（またはドレイン電極層）と酸化物半導体層が接する領域と、ゲート電極層との距離を十分に縮小することができる。また、ソース電極層またはドレイン電極層は、開口を埋め込むように絶縁層上に導電膜を形成し、絶縁層上の導電膜を化学的機械研磨処理によって除去することで形成される。 （もっと読む）

【課題】コンタクトプラグに接続される配線間隔の縮小を可能にする半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板に第１の領域と第２の領域とを定義し、第１の領域に第１のサイズを持つ第１の素子を形成し、第２の領域に、第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、第１の素子及び第２の素子を覆うように半導体基板上に第１の層間絶縁膜を形成し、第１の領域上の第１の層間絶縁膜を貫通し第１の素子の一部を露出させる第１のコンタクトホールを形成し、第２の領域上の第１の層間絶縁膜を貫通し第２の素子の一部を露出させる第２のコンタクトホールを形成し、第１のコンタクトホール及び第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する。 （もっと読む）

【課題】半導体記憶装置において誤動作が生じる蓋然性を低減する。
【解決手段】積層配置されるメモリセルアレイ（例えば、酸化物半導体材料を用いて構成されているトランジスタを含むメモリセルアレイ）と周辺回路（例えば、半導体基板を用いて構成されているトランジスタを含む周辺回路）の間に遮蔽層を配置する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。 （もっと読む）

【課題】ビットラインを容易に形成することができ、ビットライン工程マージンを増加させ、さらに隣接したビットライン間のキャパシタンスを減少させる半導体素子及びその形成方法を提供する。
【解決手段】本発明に係る半導体素子は、半導体基板１０で一方向に延長され、垂直チャンネル領域１２ｂ，１４ｂを含む第1及び第2ピラー１２，１４と、第1及び第2ピラー１２，１４の内部で垂直チャンネル領域１２ｂ，１４ｂの下部に位置する第1ビットライン２２と、第1ビットライン２２を含む第1ピラー１２及び第2ピラー１４の間に位置する絶縁膜３２とを含む。 （もっと読む）

【課題】個別の工程で形成されることで分離して配置された電極どうしを断線することなく接続できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、半導体基板の主面に第２の絶縁膜を介して形成された第２の電極との間に補償膜を埋設する。第１の電極及び第２の電極上には、第１の電極の上面及び第２の電極の上面と接触する、第１の電極の上面から補償膜の上面を経由して第２の電極の上面まで到達する配線を形成する。 （もっと読む）

【課題】本発明は、第１の不純物拡散領域と第２の不純物拡散領域との間に位置するピラーを流れるドレイン電流が、隣接するピラーにリーク電流として流れることを防止可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１３に立設されたピラー２８と、Ｙ方向に延在するように半導体基板１３に設けられ、Ｙ方向と交差するＸ方向において対向するピラー２８の第２の側壁を露出する第１の溝１６と、ピラー２８の第２の側壁の下部に設けられた第１の不純物拡散領域と、ピラー２８の上端に設けられた第２の不純物拡散領域と、半導体基板１３に内設され、第１の溝１６の底１６Ａに配置された絶縁層１４と、を有する。 （もっと読む）

【課題】第1の領域において、第２の絶縁膜からゲート絶縁膜への酸化剤の侵入を防止する。第２の領域において、複数の第１の配線間に設けられた第２の絶縁膜を第１の絶縁膜に対して選択的に除去する。
【解決手段】半導体装置の製造方法では、基板の第１の領域には第１の積層体を形成し第２の領域には複数の第１の配線を形成する。第1の絶縁膜をマスクとして、第1の領域の主面に第１の不純物のイオン注入を施す。第１の積層体の側壁を覆いかつ複数の第１の配線間を埋設するように第２の絶縁膜を形成する。第２の絶縁膜をマスクとして、第1の領域の主面に第２の不純物のイオン注入を施す。第1のエッチングにより、第２の絶縁膜を第１の絶縁膜に対して選択的に除去した後、基板に熱処理を行う。 （もっと読む）

【課題】コンタクトホールの側壁に制御性良く傾斜を形成することで、コンタクトプラグにボイドが形成されることを抑制する。
【解決手段】絶縁膜１０に第１のコンタクトホール（破線部）を形成する工程と、第１のコンタクトホールの内壁を構成する絶縁膜の上方ほどエッチング量が多くなるケミカルドライエッチングを施して内壁が傾斜した第２のコンタクトホール１３を形成する工程と、第２のコンタクトホール内にコンタクトプラグを形成する工程とを有する。 （もっと読む）

【課題】酸化物半導体膜とゲート絶縁膜との界面において、電子の界面散乱を抑制することで、電気的特性に優れたトランジスタを提供する。
【解決手段】基板上に酸化物半導体膜を形成し、酸化物半導体膜上に酸化物半導体以外の半導体膜を形成した後、酸化物半導体膜と該半導体膜との界面において、酸化物半導体膜中の酸素原子と半導体膜中の原子とを結合させる。これにより、酸化物半導体膜と該半導体膜との界面において構造を連続させることができる。また、酸化物半導体膜から脱離した酸素が、該半導体膜に拡散することで、該半導体膜は酸化されるため、絶縁膜とすることができる。このようにして形成されたゲート絶縁膜を用いることで、酸化物半導体膜とゲート絶縁膜との界面において電子の界面散乱が抑制され、電気的特性に優れたトランジスタを作製できる。 （もっと読む）

【課題】キャパシタの上部電極上に形成される充填膜の膜厚均一性を向上させる。
【解決手段】半導体基板１と、半導体基板１上に形成された下部電極１４と、下部電極１４上に形成された容量絶縁膜１５と、容量絶縁膜１５上に形成された上部電極１６と、上部電極１６の表面に形成された表面改質層と、表面改質層上に形成された充填膜１８を有する半導体装置１００。 （もっと読む）

【課題】メモリデバイス中の酸素拡散バリアとしてＲｕおよび／またはＲｕＯ２を選択的に形成する方法と、そのようなＲｕ系拡散バリアを有するメモリデバイスを提供する。
【解決手段】ＭＩＭキャパシタ構造を形成する方法は、導電性の下部電極プラグ３３を露出させるリセスを備えたベース構造を得る工程と、ベース構造材料に比較した下部電極プラグ上へのＲｕ成長の培養時間の違いに基づいて、下部電極プラグ上にＲｕ５０を選択成長させる工程と、選択成長したＲｕ５０を酸化する工程と、酸化したＲｕ５０の上にＲｕ含有下部電極６０を堆積する工程と、Ｒｕ含有下部電極６０の上に誘電体層７０を形成する工程と、誘電体層７０の上に導電性の上部電極７１を形成する工程とを含む。 （もっと読む）

【課題】容量素子上の配線層の設計自由度に優れた半導体装置を提供する。
【解決手段】半導体装置は、基板、層間絶縁層、第１トランジスタ、多層配線層、容量素子、金属配線、及び第１コンタクトを備える。基板１上には、層間絶縁層４、５が設けられている。第１トランジスタ３ａは、半導体基板１に設けられており、層間絶縁層内に埋め込されている。第１トランジスタは、少なくともゲート電極３２及び拡散層を有する。層間絶縁層上には、多層配線層が設けられている。容量素子１９は、多層配線層内に設けられている。金属配線（ゲート裏打ち配線）３０は、ゲート電極３２の上面と接しており、層間絶縁層４内に埋設されている。第１コンタクト１０ａは、第１トランジスタ３ａの拡散層に接続しており、層間絶縁層４内に埋設される。金属配線（ゲート裏打ち配線）３０は、第１コンタクト１０ａと同じ材料で構成されている。 （もっと読む）

【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。第ｎ行のメモリブロックはサブビット線ＳＢＬ＿ｎ＿ｍと複数のメモリセルを有する。メモリセルはトランジスタと容量素子を直列に接続し、容量素子の電極の一をサブビット線ＳＢＬ＿ｎ＿ｍに接続する。さらに第ｎ行のメモリブロックは書き込みトランジスタＷＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍを有し、また、読み出しトランジスタＲＴｒ＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの電位変動を増幅回路ＡＭＰ＿ｎ＿ｍで増幅する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する際に、信頼性の高い構成を提供する。
【解決手段】酸化物半導体層、第１の導電層及び第２の導電層の積層によって構成されるソース電極層又はドレイン電極層、ゲート絶縁層、及びゲート電極層が順に積層されたコプレナー型のトランジスタにおいて、該ゲート電極層は、該第１の導電層と該ゲート絶縁層を介して重畳し、該第２の導電層と前記ゲート絶縁層を介して非重畳とする。 （もっと読む）