【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１が配置される活性領域ＡｃＰ１の下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗの底部および側部が、ｎ型の半導体領域２Ｗと接するように配置し、ｐ型の半導体領域１Ｗをｎ型の半導体領域２Ｗでｐｎ分離し、アクセストランジスタＡｃｃ１のゲート電極Ｇ２とｐ型の半導体領域１Ｗを接続する。そして、この接続は、アクセストランジスタＡｃｃ１のゲート電極Ｇ２の上部からｐ型の半導体領域１Ｗの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１ｗによりなされる。これにより、アクセストランジスタＡｃｃ１がオン状態の場合において、バックゲートであるｐ型の半導体領域１Ｗの電位が同時に高くなり、トランジスタのオン電流を大きくできる。 （もっと読む）

【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】低電圧動作が可能なＳＲＡＭをそのセル面積の増加を抑えて実現する。
【解決手段】第１方向Ｓに並ぶＰ型ウェル領域２０、Ｎ型ウェル領域３０、Ｐ型ウェル領域４０に、第２方向Ｔに隣接するメモリセル１ａが形成される。各メモリセル１ａは、Ｐ型ウェル領域２０，４０に形成されたトランスファトランジスタＴｆ１，Ｔｆ２及びドライバトランジスタＤｒ１，Ｄｒ２、Ｎ型ウェル領域３０形成されたロードトランジスタＬｏ１，Ｌｏ２を備える。ＳＲＡＭ１では、第２方向Ｔに隣接するメモリセル１ａの、互いのトランスファトランジスタＴｆ１のゲート電極がワード線ＷＬ１に、互いのトランスファトランジスタＴｆ２のゲート電極がワード線ＷＬ２に、それぞれ電気的に接続される。ワード線ＷＬ１はＰ型ウェル領域２０に、ワード線ＷＬ２はＰ型ウェル領域４０に、それぞれ電気的に接続される。 （もっと読む）

【課題】メモリの大容量化と図りつつ、消費電力を軽減でき、且つ、消費電力を一定にす
る。
【解決手段】メモリを、複数のメモリブロックを対称に配置して構成する。また、メモリ
に供給されるアドレス信号のうち、特定の信号の組み合わせにより、データ読み出しまた
は書き込みの対象となるメモリセルを含むメモリブロックを一意に特定する。さらに、当
該メモリブロック以外のメモリブロックに供給される信号を一定値に保つ。このようにす
ることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時
に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込み
において、消費電流を一定にできる。 （もっと読む）

【課題】電気泳動表示装置で、書き込み回数のさらに少ないアクティブマトリクス型の電
気泳動表示装置を提供することを課題とする。
【解決手段】複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し
、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示することを
特徴とした表示装置において、前記画素電極への映像信号の再書き込み動作を、画素に表
示する映像が変化する場合に行うことにより、書き込み回数を低減する。 （もっと読む）

【課題】フィンＦＥＴデバイスのロバストネスを向上させる。
【解決手段】トランジスタデバイスであって、半導体基板と、半導体基板に形成されたバッファ付き垂直フィン状構造であって、垂直フィン状構造は、ドレーン領域とソース領域512との間にチャンネル領域514を含む上位の半導体層と、上位の半導体層の下のバッファ領域304であって、第１のドーピング極性を有するバッファ領域と、第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域302の少なくとも一部分と、バッファ領域とウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合とを含むバッファ付き垂直フィン状構造と、上位の半導体層のチャンネル領域をおおい形成されたゲートスタックとを備えている。 （もっと読む）

【課題】その特性の向上を図ることができるＳＲＡＭのセルレイアウトを提供する。
【解決手段】第１トランジスタ（ＴＮＤ１）および第５トランジスタ（ＴＮＡ１）が配置される一体の第１活性領域（ＡｃＰ１）と、第１活性領域（ＡｃＰ１）と分離され、第２トランジスタ（ＴＮＤ２）が配置される第２活性領域（ＡｃＰ２）と、第３トランジスタ（ＴＮＤ３）および第６トランジスタ（ＴＮＡ２）が配置される一体の第３活性領域（ＡｃＰ３）と、第３活性領域（ＡｃＰ３）と分離され、第４トランジスタ（ＴＮＤ４）が配置される第４活性領域（ＡｃＰ４）と、を有するようＳＲＡＭを構成する。ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）し、異なる活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）上に配置する。 （もっと読む）

【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するドライバトランジスタ（Ｄｒ１）が配置される活性領域（Ａｃ）の下部に、絶縁層（ＢＯＸ）を介して、素子分離領域（ＳＴＩ）により囲まれたｎ型のバックゲート領域（ｎＢＧ）を設け、ドライバトランジスタ（Ｄｒ１）のゲート電極（Ｇ）と接続する。また、ｎ型のバックゲート領域（ｎＢＧ）の下部に配置され、少なくともその一部が、素子分離領域（ＳＴＩ）より深い位置に延在するｐ型ウエル領域（Ｐｗｅｌｌ）を設け、接地電位（ＶＳＳ）に固定する。かかる構成によれば、トランジスタの閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には高く、逆に、オフ状態の時には低くなるように制御し、また、ｐ型ウエル領域（Ｐｗｅｌｌ）とｎ型のバックゲート領域（ｎＢＧ）との間のＰＮ接合も順バイアスさせないよう制御することができる。 （もっと読む）

【課題】消費電力を抑えることができる記憶装置を提供する。
【解決手段】第１クロック信号に従って、データを含む信号の電位の極性を反転させることで、出力電位を生成する第１論理素子と、第１論理素子が生成する出力電位を保持する第２論理素子及び第３論理素子と、トランジスタを用いたスイッチング素子と、第２論理素子及び第３論理素子において保持される第１論理素子の出力電位が、スイッチング素子を介して与えられることで、データを記憶する容量素子と、を有し、第２論理素子は、第１クロック信号とは異なる系統の第２クロック信号に従って、第３論理素子の出力電位の極性を反転させることで、第２論理素子の出力電位を生成し、第３論理素子は、第２論理素子の出力電位の極性を反転させることで、第３論理素子の出力電位を生成する記憶装置。 （もっと読む）

【課題】ゲート電極の一部にメタルゲート電極を有するＭＩＳＥＦＴにおいて、メタルゲート電極を構成するグレインの配向性のばらつきに起因するＭＩＳＦＥＴのしきい値電圧のばらつきを小さくする。
【解決手段】メタルゲート電極４ａ、４ｂに炭素（Ｃ）を導入することにより、メタルゲート電極４ａ、４ｂ内のグレインの粒径が大きくなることを防ぎ、メタルゲート電極４ａ、４ｂの中に多数の小さいグレインを形成することにより、グレインの配向性を均一化し、ゲート電極の仕事関数のばらつきを低減する。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１及び第２のノードを有する論理回路と、第１のノードに接続された第１の記憶回路と、第２のノードに接続された第２の記憶回路と、第１のノード、第２のノード、第１の記憶回路、及び第２の記憶回路に接続されたプリチャージ回路と、を有し、読み出しの際に、プリチャージ回路は、プリチャージ電位を第１のノード及び第２のノードに出力し、第１の記憶回路及び第２の記憶回路は、チャネルが酸化物半導体膜に形成されるトランジスタを含む記憶装置である。 （もっと読む）

【課題】ＳＲＡＭのメモリセルにおける配線を確実に形成することがきて、電気的な接続が良好に行われる半導体装置を提供する。
【解決手段】半導体装置におけるＳＲＡＭのメモリセルでは、アクセストランジスタＴ１のゲート配線部ＧＨＡ１に電気的に接続されるコンタクトプラグＣＰＳ１に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ１が直接接続されている。また、アクセストランジスタＴ２のゲート配線部ＧＨＡ２に電気的に接続されるコンタクトプラグＣＰＳ２に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ２が直接接続されている。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２を形成してから、半導体基板１上にＮｉ−Ｐｔ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２とを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層１３ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で、かつ、金属シリサイド層１３ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行う。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層１３ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層１３ｂを形成する。第２の熱処理の熱処理温度は５８０℃以上で、８００℃以下とする。 （もっと読む）

【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。 （もっと読む）

【課題】信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置の製造方法を提供する。
【解決手段】ゲート配線１６ａを形成するのと同時に形成された位置合わせマーク１６ｆに対して位置合わせして、コンタクトホールの第１の部分パターン６１ａ_１をゲート配線の一部と重なり合うようにフォトレジスト膜に露光する工程と、活性領域１１ｂを形成するのと同時に形成された位置合わせマーク１１ｆに対して位置合わせして、コンタクトホールの第２の部分パターン６１ａ_２を活性領域の一部と重なり合うようにフォトレジスト膜に露光する工程と、フォトレジスト膜を現像し、第１の部分パターンと第２の部分パターンとが露光された箇所に開口部を形成する工程と、フォトレジスト膜をマスクとして絶縁膜をエッチングし、ゲート配線とソース／ドレイン拡散層２０とに達するコンタクトホールを形成する工程とを有している。 （もっと読む）

【課題】ソフトエラー率を有意に低下させる半導体素子およびその作製方法に関する。
【解決手段】半導体基板（１００）には、第１の型の不純物でドープされた第１ウェル領域（１０４）の下に第１の型の第１ドープ領域（１０２）がある。第１ウェル領域は、第１ドープ領域と電気的に接続されている。第１ウェル領域と第１ドープ領域（１０２）との間に分離領域（２０６）を形成する。分離領域は第２ウェル領域と電気接続されている。分離領域および第２ウェル領域は、第１の不純物型と反対の型の第２の不純物型でドープされている。前記方法はさらに、第１ウェル領域内および分離領域下に第２ドープ領域を形成する工程をさらに有し得る。第１の型の不純物を有する第３ドープ領域を、分離領域の上に形成することができる。 （もっと読む）

【課題】電界効果トランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、前記第１ＦＥＴ素子上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備える。 （もっと読む）

【課題】シェアードコンタクトの接触不良を防止して、半導体装置の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】高密度版回路における電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のゲート電極Ｇ４とのピッチは、高速版回路における電界効果トランジスタＴｒ１のゲート電極Ｇ１と電界効果トランジスタＴｒ２のゲート電極Ｇ２のピッチよりも小さいが、シェアードコンタクトホールＳＣが達する部分のゲート電極Ｇ３に切欠を設けることにより、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くする。 （もっと読む）

【課題】ＭＩＳトランジスタの特性ばらつきを増大させることなく、面積が縮小可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１における第１の素子分離領域２ａに囲まれた第１の活性領域１ａと、第１の活性領域上に順次形成された第１のゲート絶縁膜６ａ、第１のゲート電極９ａとを有する第１のＭＩＳトランジスタと３４と、半導体基板１における第２の素子分離領域２ｂに囲まれた第２の活性領域１ｂと、第２の活性領域上に順次形成された第２のゲート絶縁膜６ｂ、第２のゲート電極９ｂとを有する第２のＭＩＳトランジスタ３２とを備える。第１のゲート電極９ａは、第１の活性領域１ａの上面上だけでなく側面上に第１のゲート絶縁膜６ａを介して形成されており、第２のゲート電極９ｂは、第２の活性領域１ｂの上面上に形成されており、側面上には形成されない。 （もっと読む）

【課題】高密度で素子特性に優れた、ＳＲＡＭを備えた半導体装置を提供する。
【解決手段】一対の駆動トランジスタと一対の負荷トランジスタと一対のアクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、前記駆動トランジスタはそれぞれ、前記負荷トランジスタ及び前記アクセストランジスタの少なくとも一方の各トランジスタのチャネル幅より広いチャネル幅を有する半導体装置。 （もっと読む）