基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタ、このトランジスタを含む基体上に設けられた層間絶縁膜、及びこの層間絶縁膜に形成された埋め込み導体配線を有し、この埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とに接続されていることを特徴とする半導体装置。
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【課題】半導体装置の性能を向上させることが可能な技術を提供する。
【解決手段】ロジック回路領域及びメモリセル領域における半導体基板には素子分離絶縁膜４によって活性領域１ｃ，１ｂがそれぞれ区画されている。活性領域１ｂ，１ｃにはＭＯＳトランジスタＴＲ２及びドライバトランジスタＤＴＲがそれぞれ形成されている。上面視上において、活性領域１ｂのゲート幅方向の長さは活性領域１ｃのそれ以下である。素子分離絶縁膜４では、活性領域１ｂの周辺に位置する周辺部分４ｂの上面が活性領域１ｂの上面よりも下方に位置し、活性領域１ｃの周辺に位置する周辺部分４ｃの上面が活性領域１ｃの上面よりも下方に位置している。素子分離絶縁膜４の上面よりも上方に位置する、活性領域１ｂ，１ｃの上面及びゲート幅方向の両側面にはゲート絶縁膜６を介してゲート電極７が形成されている。 （もっと読む）

【課題】電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタが配置される半導体層を絶縁体上に安価に形成する。
【解決手段】絶縁層４を介して積層された半導体層３、５にＶ_DD配線およびＶ_SS配線をそれぞれ形成するとともに、１対のトランスファーゲートをそれぞれ形成し、さらにＣＭＯＳインバータＩＶ１、ＩＶ２をそれぞれ構成するＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタを配置することにより、ＳＲＡＭを構成する。 （もっと読む）

【課題】ソフトエラーレートを向上させる電界効果トランジスタを提供すること
【解決手段】本発明による電界効果トランジスタ１は、第１の空洞５１を有する基板１０と、ゲート電極４０と、拡散層６０とを備える。ゲート電極４０及び拡散層６０は、基板１０の表面に平行な面ＸＹにおいて、第１の空洞５１を囲むように形成される。チャネル領域７０は、第１の空洞５１の側面に位置し、基板１０の表面に対して略垂直に形成される。 （もっと読む）

【課題】積層型デカップリングキャパシタを有する半導体装置を提供することにある。
【解決手段】互いに異なった層に形成されたトランジスタを有する半導体装置において、前記記トランジスタを積層して製造する場合に使用される絶縁膜と前記絶縁膜を境界にして上下部層に存在する導電層を用いて形成され、第１，２ライン間に互いに並列連結されたデカップリングキャパシタからなる積層型キャパシタクラスタを複数個備える。 （もっと読む）

【課題】 ゲートからソースへの漏洩電流を伴うことなく、しきい値電圧を可変させるとともに、素子面積の増大を抑制する。
【解決手段】 半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成され、さらに、半導体層１０３上には絶縁層１０４が形成され、絶縁層１０４上には半導体層１０５が形成され、半導体層１０５上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、ゲート電極１０７の側方には、ソース層１０９およびドレイン層１１０が形成され、ゲート電極１０７は、配線層を介して半導体層１０３に接続されている。 （もっと読む）

【課題】本発明は、半導体材料を有効活用して、MOS型半導体装置を小型化し、高速化、低消費電力化、高集積化に適したMOS型半導体装置を提供する。
【解決手段】ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される２層のチャネル領域と、２層のチャネル領域の各層間を隔てる電気的分離層と、２層のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有する。 （もっと読む）

本発明は、垂直に延びるピラー（８０，８２）を含む半導体構造、及び、そのような構造を形成する方法を含む。垂直に延びるピラーは、トランジスタデバイス（８０，９５）内に組み込まれることができ、トランジスタデバイスの垂直に延びるチャネル領域を含むことができる。トランジスタデバイスは、集積回路内に組み込まれることができ、ある態様では、たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）構造などのメモリ構造に組み込まれる。
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【課題】半導体装置及びその装置の配置及び製造方法を提供する。
【解決手段】複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。ロウ及びカラムデコーダは、複数のインバータ及び複数のＮＡＮＤゲートを備える。複数のインバータそれぞれは、少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備る。複数のＮＡＮＤゲートそれぞれは、少なくとも２個の第２プルアップトランジスタ及び少なくとも２個の第２プルダウントランジスタを備える。第１及び第２プルアップトランジスタ及び第１及び第２プルダウントランジスタは、少なくとも２層に積層して配置され。 （もっと読む）

【課題】 信頼性の高い半導体装置を実現するために、寄生容量の大きな半導体装置を提供する。
【解決手段】 半導体装置は、第１方向に延在する突出部１ｂを有する半導体基板１を含む。ゲート絶縁膜１１は、突出部の上面上および第１方向に沿う側面上に配設される。ゲート電極１２は、第１部分１２ａと第２部分１２ｂを有する。第１部分は、突出部と交差し、且つ突出部の上面上のゲート絶縁膜上に配設される。第２部分は、突出部の側面上のゲート絶縁膜上に配設され、且つ第１方向における長さが第１部分の第１方向における長さより長い。１対のソース／ドレイン領域１３が、ゲート電極の第１部分の下方の領域を挟むように突出部の表面に形成される。 （もっと読む）

本発明は、均一な臨界寸法のアクティブパターンで構成されたマルチゲートトランジスタの製造方法を提供する。本発明はまた、均一な臨界寸法のアクティブパターンを具備するマルチゲートトランジスタを提供する。マルチゲートトランジスタの製造方法は先に少なくとも一つのアクティブパターンを形成する。以後、前記アクティブパターンの露出した領域から少なくとも一つのエピタキシ構造を成長させる。続いて、前記アクティブパターンの少なくとも２個の面にチャネル領域を形成する。
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【課題】 ノード・キャパシタンスを増加した半導体メモリ・デバイスを提供することにある。
【解決手段】 集積回路半導体メモリ・デバイス（１００）は、ゲートから基板へのキャパシタンスを増加し、それにより、ソフト・エラー率を低減するために、ストレージ・トランジスタのゲートの下に基板（１１２）の一部分（１３０）には存在しないＢＯＸ層として特徴付けられた第１の誘電体層（１１６）を有する。第１の誘電体層とは異なる特性を有する第２の誘電体層（１３２）は、基板のその部分（１３０）を少なくとも部分的に覆う。このデバイスは、フィン（１２２）と、ゲートとフィンとの間のゲート誘電体層（１２４、１２６）とを含むＦｉｎＦＥＴデバイスにすることができ、第２の誘電体層はゲート誘電体層より漏れが少ない。 （もっと読む）

【課題】 従来の単一のＦｉｎＦＥＴのスペースに２またはそれ以上のＦｉｎＦＥＴを形成すること。
【解決手段】 相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体のための方法および構造体を開示する。本発明は、第１フィン（１００）を含む第１型ＦｉｎＦＥＴと、第１フィン（１００）に並列に延在する第２フィン（１０２）を含む第２型ＦｉｎＦＥＴを含む。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのソース／ドレイン領域（１３０）の間に配置される絶縁体フィンを含む。第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、絶縁体フィンは、第１フィン（１００）および第２フィン（１０２）とほぼ同じ寸法の幅にされる。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲート（１０６）を含む。ゲート（１０６）は、第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む。第１不純物ドーピング領域と第２不純物ドーピング領域の差異が、ゲートに、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える。第１フィン（１００）および第２フィン（１０２）はほぼ同じ幅である。 （もっと読む）