【課題】消費電力を抑えることができる記憶素子、当該記憶素子を用いた信号処理回路を提供する。
【解決手段】一対のインバータ（クロックドインバータを含む）を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。例えば、容量素子の一方の電極を一対のインバータのいずれかの入力あるいは出力である第１のノードに接続し、他方の電極をスイッチング素子の一方の電極に接続する。スイッチング素子の他方の電極は前記インバータの出力あるいは入力である第２のノードに接続する。ここで、第１のノードの電位と第２のノードの電位は互いに逆の位相である。このような接続により、データ回復時における第１のノードと第２のノードの電位差の絶対値を十分に大きくすることができ、データ回復時のエラーを減らせる。 （もっと読む）

【課題】新規な構造のコンタクトプラグを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板と、半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有するトランジスタと、トランジスタのソース／ドレイン領域及びゲート電極を覆う絶縁膜と、絶縁膜中に形成され、トランジスタのソース／ドレイン領域またはゲート電極に接されるコンタクトプラグとを有し、コンタクトプラグは、絶縁膜の厚さ方向に延在しトランジスタのソース／ドレイン領域またはゲート電極に接触する柱部と、柱部の上部から絶縁膜の表面と平行な方向に張り出し上面が平坦化された鍔部とを有する。 （もっと読む）

【課題】低電源電圧でもＳＮＭと書き込みマージンを両立させたＳＲＡＭを備える。
【解決手段】ＳＲＡＭは、複数列に対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。メモリセルの各々は、第１及び第２のＰチャネル型トランジスタと、第１ないし第４のＮチャネル型トランジスタと第１及び第２の記憶ノードとを有するＣＭＯＳラッチ回路で構成される。電源回路は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、 （もっと読む）

【課題】消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路を提供する。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。例えば、容量素子の一方の電極を位相反転素子の入力あるいは出力に接続し、他方の電極をスイッチング素子に接続する。上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】オフ電流を増加させることなく電源供給配線の電気抵抗を下降させることが可能な、ＴＦＴを有する半導体装置を提供することである。
【解決手段】表面を有する絶縁膜ＩＩ４と、絶縁膜ＩＩ４の表面上に形成され、かつチャネル領域ＴＰ２と、チャネル領域ＴＰ２を挟む１対のソース／ドレイン領域ＴＰ１，ＴＰ４とを含む半導体層と、ソース領域ＴＰ１に電源を供給するための電源供給配線ＴＰ１とを備えている。上記絶縁膜ＩＩ４の表面には凹部ＴＲが形成されている。上記電源供給配線ＴＰ１は、半導体層と同一の層から形成された層を含み、かつ絶縁膜ＩＩ４の表面上に形成された第１の部分ＴＰ１Ａと、凹部内に形成された第２の部分ＴＰ１Ｂとを有している。上記第２の部分ＴＰ１Ｂの底面全体が絶縁体ＩＩ４で覆われている。 （もっと読む）

【課題】
低い電源電圧でも動作可能な論理回路を提供する。
【解決手段】
論理回路は，電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される第１導電型の第２のMOSFETと，第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，第１のMOSFETのゲートと電源電圧との間に設けられた抵抗とを有する。 （もっと読む）

【課題】低電圧動作させた場合においても、メモリセルのサイズを低減させつつ、安定動作を実現するとともに、セルトランジスタのばらつきによる影響を低減する。
【解決手段】第１および第２のＰＭＯＳのソースは第１の電源線、第１のＰＭＯＳのドレインは第１のノード、第２のＰＭＯＳのドレインは第２のノード、第１および第２のＮＭＯＳのソースは第２の電源線、第１のＮＭＯＳのドレインは第１のノード、第１のノードは、第２のＰＭＯＳのゲートと第２のＮＭＯＳのゲート、第２のノードは、第１のＰＭＯＳのゲートと第１のＮＭＯＳのゲート、第１のトランジスタのゲートは、第１の信号線、ソースは第１のノード、ドレインは第２のノード、第２のトランジスタのゲートは、第２のノード、ソースは第３のノード、ドレインは第２の信号線、第３のトランジスタのゲートは、第３の信号線、ソースは第４の信号線、ドレインは第３のノードに接続される。 （もっと読む）

【課題】ソフトエラー耐性の大きいＳＲＡＭ（半導体記憶装置）を提供する。
【解決手段】横長型セル（３分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル）上に、第１と第２ドライバＭＯＳトランジスタＮ１，Ｎ２と、第１ロードＭＯＳトランジスタＰ１，Ｐ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４とを設けたフルＣＭＯＳＳＲＡＭにおいて、記憶ノードとなる埋め込み配線５Ｄ，５Ｇは、ポリシリコン配線３Ｃ，３Ｂの長手方向と交差する方向に延びる傾斜部５０Ｄ，５０Ｇを有する。 （もっと読む）

【課題】極めて簡素な構成で製造工程及び製造コストの増加を招くことなく記憶ノードの容量を大幅に増加させ、更なる微細化の要請にも充分応えることを可能とする。
【解決手段】各インバータＩＶ１，ＩＶ２の記憶ノードＳＮ１，ＳＮ２と電気的に接続されるように、各記憶ノードＳＮ１，ＳＮ２の上層部分にそれぞれ導電層ＣＬ１，ＣＬ２を配置する。当該上層部分やその隣接層部分にはＶ_DD層及びＶ_SS層が配置されており、導電層ＣＬ１，ＣＬ２とＶ_DD層及びＶ_SS層との間、及び導電層ＣＬ１，ＣＬ２同士で容量結合して寄生容量が生じる。この構成により、記憶ノードＳＮ１，ＳＮ２の容量が増加することになる。 （もっと読む）

【課題】メモリセル面積を増大させることなく、配線間のカップリングノイズを低減可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、マルチポートメモリを有しており、行列状に配置された複数のメモリセルＭＣと、第１ポート１３ａに接続された複数の第１のワード線ＷＬＡ０〜ＷＬＡｎと、第２ポート１３ｂに接続された複数の第２のワード線ＷＬＢ０〜ＷＬＢｎとを備えている。複数の第１のワード線ＷＬＡ０〜ＷＬＡｎの各々と複数の第２のワード線ＷＬＢ０〜ＷＬＢｎの各々とが平面レイアウトにおいて交互に配置されている。 （もっと読む）

【課題】半導体集積回路装置、例えば、ＳＲＡＭのメモリセルのソフトエラーを低減させた高性能の半導体集積回路装置を提供する。
【解決手段】それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続部の配線ＭＤ２の表面を酸化シリコン膜２１の表面より突出した形状とし、この配線ＭＤ２上に、容量絶縁膜となる窒化シリコン膜２３と、上部電極２４を形成する。この配線ＭＤ２、窒化シリコン膜２３および上部電極２４とで容量Ｃを形成することができ、α線によるソフトエラーを低減することができる。また、配線ＭＤ２側壁にも容量を形成することができるため、容量の増加を図ることができる。 （もっと読む）

【課題】ＳＲＡＭセルにおける放射線損傷による不具合を防止する。
【解決手段】
第２、第３層間絶縁膜１０３、１０４を両側面とし、第１層間絶縁膜１０２の主面１０２ａを底面とする開口１１１が構成されている。開口１１１の内側面には、ノード電極である下部電極１０５が形成されている。下部電極１０５は、キャパシタの下部電極として機能すると同時に、ＳＲＡＭセルのノード配線としても機能する。第３層間絶縁膜１０４の主面１０４ａ及び開口１１１内側面の下部電極１０５上には容量絶縁膜１０６が形成されている。開口１１１の内部及び開口１１１周囲の第３層間絶縁膜１０４上には上部電極１０７が形成されている。埋め込まれた上部電極１０７は、開口１１１の周囲の第３層間絶縁膜１０４上にも形成され、キャパシタの上部電極として機能する。開口１１１の間口部分より上に形成される上部電極１０７の幅Ｌ１は、開口１１１の幅Ｌ２よりも大きい。 （もっと読む）

【課題】ＳＲＡＭセルのダイナミックスタビリティを考慮して、メモリセルの安定性をさらに増大させる。
【解決手段】フラッシュメモリセルのフローティングゲート（ＦＧ）およびコントロールゲート（ＣＧ）を製造する工程を利用して、容量素子（Ｃ１，Ｃ２）を、記憶ノード（ＳＮ，／ＳＮ）に接続する。すなわち、ＳＲＡＭセルの負荷トランジスタ（ＰＴ１，ＰＴ２）およびドライバトランジスタ（ＮＴ１，ＮＴ２）のゲート電極を、フローティングゲートと同一層の配線で形成し、コントロールゲートと同一の配線層の配線を、負荷およびドライバトランジスタのゲート電極と整列して配置するキャパシタ電極として形成する。 （もっと読む）

【課題】ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。
【解決手段】メモリセル形成領域（ＳＲＡＭ）の一対のｎチャネル型ＭＩＳＦＥＴ上の酸化シリコン膜２１中にプラグＰ１を形成し、酸化シリコン膜２１およびプラグＰ１の上部に、一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを接続する局所配線ＬＩｃ（Ｍ０ｃ）を形成した後、さらに、この上部に、容量絶縁膜２３および上部電極２４を形成し、また、アナログ容量形成領域（Ａｎａｌｏｇ Ｃａｐａｃｉｔｏｒ）の酸化シリコン膜２１およびこの膜中のプラグＰ１上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線ＬＩｃ（Ｍ０ｃ）、容量絶縁膜２３および上部電極２４を形成する。 （もっと読む）

【課題】ＳＲＡＭ又は記憶回路素子のソフトエラー率（ＳＥＲ）を製品設計段階で簡単に見積もる方法を提供する。
【解決手段】ＭＩＳＦＥＴで構成される記憶回路又は情報保持回路の情報記憶ノード拡散層面積とソフトエラー率（ＳＥＲ）との関係を複数の情報記憶ノード電圧Ｖｎをパラメータとして測定した測定結果を使用し（Ｓ１）、同一情報記憶ノード電圧ＶｎにおけるＳＥＲの情報記憶ノード面積依存性を表す第１の数式を導出する（Ｓ２）。そして、測定結果から同一情報記憶ノード面積ＳｃにおけるＳＥＲの情報記憶ノード電圧依存性の関係を第１の数式に代入して第２の数式を導出する（Ｓ３）。求めたい記憶回路又は情報保持回路の情報記憶ノード面積及び情報記憶ノード電圧を第２の数式に代入すれば、そのＳＥＲを計算することができる（Ｓ４）。 （もっと読む）

【課題】従来の半導体記憶装置では、半導体記憶装置の動作速度を満足しつつ、高いＳＥＲ耐性を実現することは難しかった。
【解決手段】一対の記憶ノードと、この記憶ノードに一端が接続された容量と、この容量の他端に接続されるとともに、半導体記憶装置が所定の速度以上で動作する場合には、容量の他端の接続状態を変更するスイッチ部と、を備える。このように、半導体記憶装置の動作状態に応じて、容量の他端の接続状態を変更することで、記憶ノードに接続される容量が半導体記憶装置の動作速度に与える影響を抑えることができる。 （もっと読む）

【課題】製造工程数を減少しつつ、２つの配線層間を電気的に接続すること。
【解決手段】２つの配線１１Ｃ、１１Ｄ間の下層部にて、数珠繋ぎ形状に形成されるとともに、２つの配線１１Ｃ、１１Ｄを電気的に接続するコンタクトプラグ９ｃを備える。２つの配線１１Ｃ、１１Ｄは、互いに離間して同一の層に形成されている。コンタクトプラグ９ｃは、配線４ｂに接続されるコンタクトプラグ９ｂと、ソース／ドレイン領域６に接続されるコンタクトプラグ９ａと同時に形成される。 （もっと読む）

【課題】 半導体基板上に形成されるＳＲＡＭのキャパシタ容量を増大することを可能にした半導体集積回路装置を提供する。
【解決手段】 半導体基板１００上に形成されるＳＲＡＭに接続される下層配線で構成される下部容量電極Ｈ１と、下層配線の上面及び側面を覆うように形成される容量絶縁膜１３１と、容量絶縁膜１３１上に形成される上部容量電極１３２とでキャパシタを構成し、下部容量電極１３２は下層配線で構成されるノード配線Ｎ１，Ｎ２はもとより、下層接地配線ＵＧＮＤＬ又は下層電源配線ＵＶＤＤＬの少なくとも一方を含む。電源配線や接地配線を利用してキャパシタＣ１〜Ｃ４を構成するので、ノード配線Ｎ１，Ｎ２のみでキャパシタＣ１，Ｃ２を構成する場合に比較してキャパシタ容量を増大し、α線等に対するソフトエラー耐性を向上する。 （もっと読む）

【課題】半導体集積回路装置、例えば、ＳＲＡＭのメモリセルのソフトエラーを低減させた高性能の半導体集積回路装置を提供する。
【解決手段】それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続部の配線ＭＤ２の表面を酸化シリコン膜２１の表面より突出した形状とし、この配線ＭＤ２上に、容量絶縁膜となる窒化シリコン膜２３と、上部電極２４を形成する。この配線ＭＤ２、窒化シリコン膜２３および上部電極２４とで容量Ｃを形成することができ、α線によるソフトエラーを低減することができる。また、配線ＭＤ２側壁にも容量を形成することができるため、容量の増加を図ることができる。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。
【解決手段】６個のＭＩＳＦＥＴでメモリセルを構成した完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの駆動用ＭＩＳＦＥＴＱｄ_１,Ｑｄ_２、転送用ＭＩＳＦＥＴＱｔ_１,Ｑｔ_２および負荷用ＭＩＳＦＥＴＱｐ_１,Ｑｐ_２のそれぞれのゲート電極６，１０ａ，１０ｂを構成する第１導電層の上層に形成した高融点金属シリサイド層でＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線Ｌ_１,Ｌ_２を形成し、この局所配線Ｌ_１,Ｌ_２の上層に形成した基準電圧線２０を局所配線Ｌ_１,Ｌ_２と重なるように配置して蓄積ノード容量素子を形成する。局所配線Ｌ_１,Ｌ_２の一方は、この蓄積ノード容量素子の一方の電極を構成する。 （もっと読む）