【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１が配置される活性領域ＡｃＰ１の下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗの底部および側部が、ｎ型の半導体領域２Ｗと接するように配置し、ｐ型の半導体領域１Ｗをｎ型の半導体領域２Ｗでｐｎ分離し、アクセストランジスタＡｃｃ１のゲート電極Ｇ２とｐ型の半導体領域１Ｗを接続する。そして、この接続は、アクセストランジスタＡｃｃ１のゲート電極Ｇ２の上部からｐ型の半導体領域１Ｗの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１ｗによりなされる。これにより、アクセストランジスタＡｃｃ１がオン状態の場合において、バックゲートであるｐ型の半導体領域１Ｗの電位が同時に高くなり、トランジスタのオン電流を大きくできる。 （もっと読む）

【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】高集積なＣＭＯＳ ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体と第１の第２導電型半導体との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、
第１の第１導電型半導体の上に配置される第１の第２導電型高濃度半導体１８２と、第１の第１導電型半導体の下に配置される第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体の上に配置される第１の第１導電型高濃度半導体１８６と、第１の第２導電型半導体の下に配置される第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート絶縁物を取り囲む第１のゲート導電体１６７と、を有するインバータ５０１を用いてＳＲＡＭを構成する。 （もっと読む）

【課題】短チャネル効果を抑制させつつ微細化を行い、低消費電力化した半導体装置を提供する。
【解決手段】重畳する第１のトランジスタおよび第２のトランジスタからなる第１のインバータと、重畳する第３のトランジスタおよび第４のトランジスタからなる第２のインバータと、第１の選択トランジスタと、第２の選択トランジスタと、を有し、第１のインバータの出力端子、第２のインバータの入力端子および第１の選択トランジスタのソースおよびドレインの一方が接続され、第２のインバータの出力端子、第１のインバータの入力端子および第２の選択トランジスタのソースおよびドレインの一方が接続されることによって、微細化したＳＲＡＭ回路を形成する。 （もっと読む）

【課題】セル面積増大を抑制しつつゲート形成時のパターンずれによる特性低化を有効に防止し、さらに電源電圧供給線を低抵抗化する。
【解決手段】第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。第１の電源電圧供給線ＶＳＳと第２の電源電圧供給線ＶＳＳの少なくとも一方が、層間絶縁層の貫通溝内を導電材料で埋め込んだ溝配線からなる。 （もっと読む）

【課題】拡散層等のバルクが固定であってメタル層、コンタクト層の少なくとも何れか１層を変更して複数の仕様に対応可能なメモリセルを提供すること。
【解決手段】メモリユニットが列方向に沿って鏡面対称に行方向に沿って並置されて、２行２列に配置されメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第４拡散層を備え一対の記憶ノードが構成される。第１および第２ワード線は第１〜第４拡散層の両端部外方に配置される。第１及び第２ワード線の間に行方向に沿って第１のメタル配線領域が確保され、第１メタル層が配線可能とされる。列方向に隣接配置されるメモリユニットの境界領域でありは第３、第４拡散層が配置される列方向の位置には列方向に沿って第２のメタル配線領域が確保され、第２メタル層が配線可能とされる。 （もっと読む）

【課題】消費電力の低下が可能な半導体装置及びメモリ回路、並びにこれらの動作方法を
提案することを課題とする。
【解決手段】演算回路と制御回路とを具備する演算処理回路と、ＲＯＭとＲＡＭとを具備
するメモリ回路とを有し、演算処理回路とメモリ回路は、アドレスバス及びデータバスを
介して接続され、ＲＯＭは、演算処理回路を用いて実行される機械語プログラムのデータ
が格納されており、ＲＡＭは、複数のバンクを有し、機械語プログラムが実行した際の処
理データが、複数のスタックに分割されて複数のバンクに格納され、複数のバンクに格納
される複数のスタックにおいて、機械語プログラム終了まで使用されないスタックが省か
れ、連続したスタックが同一のバンクに書き込まれるように、機械語プログラムに基づい
て演算処理回路が動作する。 （もっと読む）

【課題】高密度で素子特性に優れた、ＳＲＡＭを備えた半導体装置を提供する。
【解決手段】一対の駆動トランジスタと一対の負荷トランジスタと一対のアクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、前記駆動トランジスタはそれぞれ、前記負荷トランジスタ及び前記アクセストランジスタの少なくとも一方の各トランジスタのチャネル幅より広いチャネル幅を有する半導体装置。 （もっと読む）

【課題】ＣＭＯＳインバータを含むメモリセルにおいて、リーク電流によるゲート配線の制約やデザインルールの制約を起因とするメモリセルの面積の増大を抑える。
【解決手段】第１のインバータＩＶ１と第２のインバータＩＶ２を含むメモリセル１Ａの第１の金属層として、第１の配線ＦＬ１及び第２の配線ＦＬ２が配置されている。第１の配線ＦＬ１は、第１のインバータＩＶ１の２つのドレインＤと第２のインバータＩＶ２の第２のゲート配線ＧＬ２と接続している。第２の配線ＦＬ２は、第２のインバータＩＶ２の２つのドレインＤと第１のインバータＩＶ１の第１のゲート配線ＧＬ１と接続している。第１の配線ＦＬ１は第２のゲート配線ＧＬ２と重畳し、第２の配線ＦＬ２は第１のゲート配線ＧＬ１と重畳して配置される。第１の金属層よりも上層には、第２の金属層と、その上層の第３の金属層が配置されている。 （もっと読む）

【課題】配線不良が生じ難いＳＲＡＭ。
【解決手段】第１方向に平行に延設された第１、第２ゲート電極と、第１ゲート電極と直交して第１負荷トランジスタを構成する第１拡散領域及び第１の駆動トランジスタを構成する第２拡散領域と、第２拡散領域と直交して第１アクセストランジスタを構成する第３ゲート電極と、第１拡散領域と第２ゲート電極との第１共通コンタクトと、第１及び第３ゲート電極間の第２拡散領域に形成された第１拡散領域コンタクトと、第３ゲート電極に接続された第１ゲートコンタクトと、第１共通コンタクトと第１拡散領域コンタクトとを接続する第１配線と、第１ゲートコンタクトに接続された第２配線と、を備えたＳＲＡＭ。第１共通コンタクトと第１ゲートコンタクトとが階段状の２層構造を有し、第１及び第２配線はいずれも第１方向を長手方向とする矩形形状を有し、第１の方向の一直線上に並べて配置されている。 （もっと読む）

【課題】微細かつリーク電流が抑制されたＳＲＡＭ。
【解決手段】第１の負荷トランジスタＬＴ１を構成する第１のゲート電極Ｇ１ｂと、第１のゲート電極Ｇ１ｂの長手方向の延長上に、これと離間して延設され、第１の駆動トランジスタＤＴ１を構成する第２のゲート電極Ｇ１ａと、第１のゲート電極Ｇ１ｂと平行に延設され、第２の負荷トランジスタＬＴ２を構成する第３のゲート電極Ｇ１ｂと、第３のゲート電極Ｇ１ｂと交差して形成され、第２の負荷トランジスタＬＴ２を構成する第１のＰ型拡散領域ＰＤ２１と、第１のゲート電極Ｇ１ｂ及び第２のゲート電極Ｇ１ａ及び第１のＰ型拡散領域ＰＤ２１に跨って形成された第１の共通コンタクトＳＣ２と、を備えるＳＲＡＭ。第１のＰ型拡散領域ＰＤ２１は、第１のゲート電極Ｇ１ｂと第２のゲート電極Ｇ１ａとの間隙領域近傍まで延設され、かつ、当該間隙領域には形成されていない。 （もっと読む）

【課題】シェアードコンタクトを備えた半導体装置において、コンタクトホールの開口不良やコンタクト抵抗の増大を防止しつつ、接合リーク電流の発生に起因する歩留まりの低下を防止する。
【解決手段】半導体基板１００におけるゲート電極１０３の両側にソース／ドレイン領域１０６が形成されている。シェアードコンタクトは、ソース／ドレイン領域１０６とは接続し且つゲート電極１０３とは接続しない下層コンタクト１１３と、下層コンタクト１１３及びゲート電極１０３の双方に接続する上層コンタクト１１８とを有する。 （もっと読む）

【課題】ゲート電極と拡散層に接続する共通コンタクトにおけるリークを防ぐ。
【解決手段】半導体装置は、拡散層が形成された基板と、基板上に形成されたゲート電極と、基板上にゲート電極よりも高い位置まで形成された第１絶縁層と、拡散層に電気的に接続され、第１絶縁層を貫通する第１コンタクトと、ゲート電極と電気的に接続された第２コンタクトと、第１絶縁層の上に形成された第２絶縁層とを備える。第１コンタクトと第２コンタクトとは第１絶縁層の上面以上の高さにおいて電気的に接続する。ゲート電極上と拡散層上は異なるコンタクトで形成されているため、ゲート電極のサイドウォールが減少することなく、リークを防ぐことができる。 （もっと読む）

【解決手段】
半導体デバイス（４００）を製造する方法は、半導体材質（４０２）の層及び半導体材質（４０２）の層の上の絶縁材質（４０４）の層を備える基板上に、ハードマスク材質（４０８）の層が絶縁材質（４０４）の層の上になるように、ハードマスク材質（４０８）の層を形成することによって開始する。多重露光フォトリソグラフィ手順が実行されて、ハードマスク材質（４０８）の層の上にフォトレジスト特徴部の結合されたパターンが作製され、またフォトレジスト特徴部の結合されたパターンを用いてハードマスク材質内に凹部線パターンが作製される。方法は、凹部線パターン（４２２）の指定された区画をフォトレジスト特徴部の遮断パターン（４４２）で覆い、そして溝（４５２）のパターンを絶縁材質（４０４）内に形成することによって継続し、ここで溝（４５２）のパターンは、フォトレジスト特徴部の遮断パターン（４４２）及びハードマスク材質（４０８）によって規定される。その後、電気伝導材質（４７２）が溝（４５２）内に堆積させられて、半導体デバイスのための導電線がもたらされる。 （もっと読む）

【課題】
電子デバイスにおける電力消費を低減するシステム及び方法が開示される。この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
（もっと読む）

【課題】ゲート電極周辺の寄生容量を低減させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上に、その上部に絶縁膜を有するゲート電極を形成する。ゲート電極を形成した後、半導体基板とゲート電極を覆う第１シリコン酸化膜を形成する。第１シリコン酸化膜を形成した後、第１シリコン酸化膜を覆う第１シリコン窒化膜を形成する。第１シリコン窒化膜を形成した後、第１シリコン窒化膜を覆う第２シリコン酸化膜を形成する。第２シリコン酸化膜を形成した後、第２シリコン酸化膜をエッチングして、第２シリコン酸化膜をゲート電極の側壁部に残す。第２シリコン酸化膜をゲート電極の側壁部に残す工程の後、半導体基板に不純物拡散層を形成する。不純物拡散層を形成した後、第２シリコン酸化膜を除去する。第２シリコン酸化膜を除去した後、半導体基板を覆う第２シリコン窒化膜を形成する。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】フォトリソグラフィーのプロセスマージンを確保すると共に、ゲート電極とコンタクトプラグとの短絡が生じにくい半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、層間絶縁膜１１４の上に第１の下部開口部１１５ａを有する第１のマスク層１１５を形成する工程と、第１のマスク層１１５の上に第１の下部開口部１１５ａを通して層間絶縁膜１１４を露出する第１の上部開口部１１６ａを有する第２のマスク層１１６を形成する工程とを備えている。第１の下部開口部１１５ａは、隣接するゲート電極１０２同士の間に形成され、ゲート電極１０２と平行な方向に延びる長辺と、ゲート電極１０２と交差する方向に延びる短辺とを有する平面方形状である。第１の上部開口部１１６ａは、各辺の長さが第１の下部開口部１１５ａの短辺よりも長い平面方形状である。 （もっと読む）

【課題】読み出しマージンの大きなＳＲＡＭセルを提供する。
【解決手段】第１インバータ回路と、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続され、他方がビット線に接続された、第１アクセストランジスタとを具備する。前記第１インバータ回路は、第１トランジスタを含む。前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備える。前記第１トランジスタの電流駆動力は、前記第１アクセストランジスタのそれよりも高い。 （もっと読む）

【課題】ソフトエラーに耐えるＳＯＩＣＭＯＳＳＲＡＭを提供する。
【解決手段】シリコン−オン−絶縁物MOSFETトランジスタを有するCMOSメモリ素子。トランジスタのボディが電源に接続されておらず、その代わりに電気的浮遊を許容するように、MOSFETトランジスタの少なくとも一つが構成されている。重イオン放射によって生じるエラーに対する増加した免疫を備えた開示されたメモリ素子の実施態様。 （もっと読む）