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Fターム[5F083CR00]の内容

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【課題】レイアウト面積の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置1は、2つのメモリセルアレイ10U,10Dと、それら2つのメモリセルアレイ10U,10Dで共有されるセンスアンプ30と、メモリセルアレイ10U,10Dからのデータ読み出しを制御する制御回路50とを有している。メモリセルアレイ10Uは、m本のワード線WL0U〜WLmUと、n本のビット線BL0U〜BL15Uと、これらワード線WL0U〜WLmUとビット線BL0U〜BL15Uの交差点に設けられたメモリセルMCと、ビット線BL0U〜BL15Uとダミーワード線DWLUとの交差点に設けられたダミーセルDMCとを有している。制御回路50は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ30のリファレンスレベルを生成する。 (もっと読む)


【課題】容易に共振周波数の設定を行う。
【解決手段】コイルとしての機能を有するアンテナと、アンテナと並列接続で電気的に接続される容量素子と、アンテナ及び容量素子と並列接続で電気的に接続されることにより、アンテナ及び容量素子と共振回路を構成する受動素子と、受動素子とアンテナ及び容量素子を並列接続で電気的に接続するか否かを制御する第1の電界効果トランジスタと、記憶回路と、を備え、記憶回路は、チャネルが形成される酸化物半導体層を含み、ソース及びドレインの一方にデータ信号が入力され、ソース及びドレインの他方の電圧に応じて第1の電界効果トランジスタのゲートの電圧が設定される第2の電界効果トランジスタを備える。 (もっと読む)


【課題】カード所有者がカード内に蓄積された情報を知りたい場合等に、外部のカード読取装置を用いてカード内に蓄積された情報を解読し、カード読取装置に搭載されているディスプレイ上に前記の蓄積情報を読み出さなければならないという不便さがあった。
【解決手段】ICカード本体と、ICカード本体における外部からの機械的な変形を電力に変換するセルフ電源装置と、ICカード本体の外側へ露出して表示を行うディスプレイ面を有し、セルフ電源装置で発生した電力の供給を受けてディスプレイ面に情報を表示する表示装置とを備えるICカード表示システムが提供される。 (もっと読む)


【課題】データ読み出し時間を短縮する。
【解決手段】データ入力パッド11とデータ出力パッド14との間に配置されたメモリセルアレイ17の一方の側に、入出力制御回路20を形成している。更に、この入出力制御回路20を、ホールド命令入力パッド13とクロック入力パッド16との間に配置している。そのため、入出力制御回路20からパッド13及び16までの配線21−2,21−4の距離を最短、且つ、配線21−2と21−4の距離を同距離にすることができ、メモリセルアレイ17の読み出し時間を最短にすることができる。しかも、入出力制御回路20から、アドレスデコーダ18、及び出力マルチプレクサ19までの配線距離についても、同距離にすることができるため、メモリセルアレイ17からの読み出し時間を最短にすることができる。 (もっと読む)


フィン電界効果トランジスタ(フィンFET)を用いた半導体の製造方法が開示される。特定の実施形態の方法は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップを含む。また、本方法は、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させるステップも含む。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。第一のダミー構造体を用いて略第一の幅によって離隔された第一の対のフィンを形成する。第二のダミー構造体を用いて略第二の幅によって離隔された第二の対のフィンを形成する。
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【課題】内部電源回路においてレーザアタックの有無を精度良く判定するための技術を提供する。
【解決手段】半導体装置は不揮発性メモリを含み、上記不揮発性メモリは内部電源回路を含む。上記内部電源回路は、電圧生成回路と、その出力電圧を分圧する分圧回路(100)とを含む。さらに、上記内部電源回路は、上記分圧回路の第1タップからの出力電圧と基準電圧とを比較する第1コンパレータ(105)と、上記分圧回路の第2タップからの出力電圧と上記基準電圧とを比較する第2コンパレータ(104)と、上記第2コンパレータの出力に基づいてレーザアタックの有無を判定する判定回路(106)とを含む。上記判定回路は、上記電圧検知信号に基づいて、上記レーザアタックの有無の判定開始タイミングを決定することによりレーザアタックの有無を精度良く判定可能にする。 (もっと読む)


【課題】不良解析の際に、メモリセルのレイアウトを制限したり、工程数を増加することなく、メモリセル数を数えやすくすること。
【解決手段】半導体基板2上にメモリセル3aの繰り返しパターンが形成されたメモリセルアレイ領域3を有し、メモリセルアレイ領域3上に形成された所定層の電源配線4a、接地配線4bを、少なくともメモリセルアレイ領域3において、メモリセル3aの配置と対応させて縦方向及び横方向に格子状にレイアウトしている。 (もっと読む)


【課題】メモリアレイ領域上に信号線を配設した場合に、信号線のノイズ成分の影響により、誤動作が生じるのを防止する。
【解決手段】メモリアレイ領域11において、ビット線BL0〜BL5はY方向に延びており、ワード線WL0〜WL2、ソース線SL1〜SL3はY方向と直交するX方向に延びている。ビット線BL0〜BL5とワード線WL0〜WL2の各交差点に対応して、メモリセルMCが配置されている。電源線18Aは、メモリアレイ領域11上に形成され、ビット線BL0〜BL5、ワード線WL0〜WL2及びソース線SL1〜SL3に対して斜めに交差している。ここで、3層メタル構造が採用され、ビット線BL0〜BL5は第1メタル層で、ワード線WL0〜WL2及びソース線SL1〜SL3は、その上層の第2メタル層で、電源線18Aはその上層の第3メタル層で形成されている。 (もっと読む)


半導体材料からなる途切れのないループの様々な部分を、お互いから電気的に分離する。幾つかの実施形態においては、ループの端部を、ループの中間部分から電気的に分離する。幾つかの実施形態においては、端部において互いに接続された二つの区間を有する半導体材料のループを、ピッチマルチプリケーションプロセスによって形成するが、このプロセスでは、スペーサのループはマンドリルの側壁に接して形成される。マンドリルを除去し、マスキング材料のブロックを、スペーサループの少なくとも一つの端部に置く。幾つかの実施形態においては、マスキング材料のブロックを、スペーサループの各端部に置く。スペーサおよびブロックによって画定されるパターンを、半導体材料の層へと転写する。ブロックは、全ループを電気的に接続する。選択ゲートを、ループの各区間に沿って形成する。ブロックは、ソース/ドレインとして機能する。選択ゲートをオフ状態にバイアスして、ループの区間の中間部分からブロックへの電流を防ぎ、それによって、ループの端部から中間部分を電気的に分離し、また、ループの異なる区間をお互いから電気的に分離する。
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【課題】ビアホールの位置が大きくシフトした場合でも、層間絶縁膜に形成されるボイドとの接触を確実に防止して、高い信頼性および高い歩留まりを確保できる半導体装置を提供する。
【解決手段】半導体装置は、層間絶縁膜と、層間絶縁膜の下側に配置された下側配線層と、層間絶縁膜の上側に配置された上側配線層と、層間絶縁膜を貫通して、下側配線層に属する配線と上側配線層に属する配線を電気接続するためのビアホールとを備える。下側配線層において、所定の方向に沿って延びる複数の配線ラインと、少なくとも2つの配線ラインの部分的連結によって形成され、ビアホールと接触するためのコンタクト領域とが設けられる。互いに隣接した配線ライン間に位置する層間絶縁膜には、ボイドが存在しており、一方、コンタクト領域におけるビアホールの接触部分と、コンタクト領域に隣接する配線ラインとの間に位置する層間絶縁膜にはボイドが存在していない。 (もっと読む)


【課題】半導体装置及びその形成方法を提供する。
【解決手段】セルゲートパターン及び周辺ゲートパターン周辺に互いに異なる絶縁パターンをそれぞれ配置してセルゲートパターン及び周辺ゲートパターン周辺に互いに異なる熱処理負担(Heat Budget)をそれぞれ与えるための方策を提供する。そのために、セルアレイ領域及び周辺回路領域を有する半導体基板を準備する。セルアレイ領域に第1及び第2セルゲートパターンが配置される。周辺回路領域に位置して第2セルゲートパターンに隣り合う周辺ゲートパターンが形成される。第1及び第2セルゲートパターン周辺に埋め込み絶縁パターンが配置される。周辺ゲートパターンの周辺に平坦化絶縁パターンが配置される。 (もっと読む)


【課題】ビット線コンタクト材料膜を直接にエッチングしてビット線コンタクトプラグを形成する方法を提供する。
【解決手段】方法は、ゲート構造と、基板内にありゲート構造の両側に隣接するソース/ドレインを備えるトランジスタを含む基板を設ける段階、基板の上に導電膜を形成し、導電膜の上にビット線コンタクト材料膜を形成し、ビット線コンタクト材料膜にハードマスク膜を形成する段階、導電膜をエッチングストップ膜として用い第一エッチング工程を行い、ハードマスク膜とビット線コンタクト材料膜をエッチングし、ソース/ドレインの上にビット線コンタクトプラグを形成する段階からなる。 (もっと読む)


内蔵メモリ内の1以上の不良を修理するためのメモリ修理回路は少なくとも1つのヒューズレジスタ及び当該ヒューズレジスタに結合された状態機械回路を含む。状態機械回路は、(i)内蔵メモリ内の1以上の不良に関するステータス情報を受信し、(ii)ステータス情報に基づいてメモリが修理可能かを判断し、(iii)メモリが修理可能であるとみなされるときは、メモリの不良メモリセルに対応するアドレスを記憶し、(iv)メモリ修理回路に供給された電圧源を用いて、不良メモリセルに対応するアドレスをヒューズレジスタに焼き付け、及び(v)不良メモリセルに対応するアドレスがヒューズレジスタに焼き付けられたことを確認するように動作する第1の状態機械を実装する状態機械回路を備える。状態機械回路がさらに、(i)少なくとも1つのヒューズレジスタに記憶された情報を内蔵メモリに関連する少なくとも1つの修理レジスタにダウンロードし、及び(ii)アドレスが内蔵メモリ内の不良メモリ部分に対応する回路で受信されると、不良メモリ部分へのアクセスを少なくとも1つの修理レジスタに再ルーティングするように動作する第2の状態機械を実装する。
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【課題】STI(Shallow Trench Isolation)から受ける応力歪みによって変動するトランジスタの特性を考慮したレイアウト構造に適用して有効な、MOSトランジスタを有する半導体集積回路を提供する。
【解決手段】アレイ最外周の単位ブロック10の所定のトランジスタそれぞれが、STIの応力に応じたトランジスタサイズを有することを特徴とする。 (もっと読む)


N本のワード線を含む1つ以上のメモリアレイブロック(10)を有するメモリを提供する。ここで、Nは1より大きい。このメモリは、該1つ以上のメモリアレイブロック(10)に結合された複数のセンスアンプ(28,29)を備える。このメモリは、M個のダミービットセル(42,43)を含む1つ以上のダミービット線(40,41)をさらに備える。ここで、MはNに等しい。このメモリは、該1つ以上のダミービット線(40,41)に結合されたタイミング回路(20)をさらに備える。タイミング回路(20)は、1つ以上のプルダウントランジスタスタック(60,61)を備え、同スタックはメモリアクセスのタイミング制御のために用いられるラッチ制御出力信号(104)を発生させるための感知回路(70)に結合されている。タイミング制御には、読取動作について複数のセンスアンプ(28,29)をイネーブルとするためのセンストリガ信号(44)を発生させること、書込動作について複数の書込ドライバ(26,27)をディスエーブルとするなど、メモリアクセスを終了させるためのローカルリセット信号(100)を発生させること、またはその両方が含まれる。
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【課題】エッチング方法を変化させてビットラインの損失を防止する半導体メモリ素子の製造方法を提供する。
【解決手段】第1の絶縁膜102上に金属配線層とエッチング停止膜112を形成する。金属配線層とエッチング停止膜112をパターニングして金属配線110を形成する。そして、第1の絶縁膜102上に第2の絶縁膜114を形成し、エッチング停止膜112が露出されるように第1のエッチングガスで第2の絶縁膜114の一部をエッチングする。続いて金属配線110が露出されるように第2のエッチングガスでエッチング停止膜112を除去する。それによって、たとえば比抵抗が低いアルミニウムを金属膜106として用い、そのアルミニウム金属膜106によるビットラインにビアホール120を連結する際、エッチングガスを変化させるだけで別途に追加膜を形成せずともアルミニウム金属膜106のエッチング損傷を抑制できる。 (もっと読む)


【課題】行選択回路の小面積化と製造時の露光、エッチング等の影響を解消する半導体記憶装置を実現する。
【解決手段】アドレス入力に応じて所望のワード線を選択するように行アドレス信号と接続されたワード線選択回路と、疑似メモリセルのワード線に接続された疑似ワード線電位固定回路とを備え、疑似ワード線電位固定回路をワード線選択回路と同様にNANDゲートNANDR(i)(i=−1〜m+2)とインバータINVR(i)(i=−1〜m+2)で構成し、疑似ワード線電位固定回路の入力は疑似メモリセルのワード線を常に非選択となるように行アドレス信号と接続されている。これにより全てのワード線を選択駆動する回路の構成を同一とすることが可能となり、行選択回路の小面積化と製造時の露光、エッチング等の影響を解消することが可能となる。 (もっと読む)


【課題】第1MISFETのゲート電極と第2MISFETのゲート電極とを別工程で形成する半導体装置の製造技術において、第1MISFETと第2MISFETの信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板20上にゲート絶縁膜26、電荷蓄積膜27、絶縁膜28、ポリシリコン膜29、酸化シリコン膜30、窒化シリコン膜31およびキャップ絶縁膜32からなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧MISFET形成領域および高耐圧MISFET形成領域に形成されている積層膜を除去する。その後、半導体基板20上にゲート絶縁膜34、36、ポリシリコン膜37およびキャップ絶縁膜38を形成する。そして、低耐圧MISFET形成領域および高耐圧MISFET形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 (もっと読む)


【課題】金属不純物捕獲能力の向上を図ることができ、且つ、素子分離構造のエッチングによる形状変化(片落ち)を抑制する。
【解決手段】シリコン酸化膜よりなる素子分離構造2が形成されたシリコン基板1上に、熱燐酸によりウェットエッチングに対するエッチング選択比が素子分離構造2に比較して高いシリコン窒化膜3を金属不純物捕獲膜として形成する。イオン注入後、熱燐酸によりウェットエッチングによりシリコン窒化膜3を除去する。 (もっと読む)


【課題】 従来の半導体集積回路装置は、コア領域の一辺に対して最大数のI/Oユニットを配置するようにしていたため、例えば、配置すべきI/Oの数が少ない場合には、I/O領域に無駄な空きが生じて占有面積が増大することになっていた。
【解決手段】 コア領域11に接続された複数の第1のパッド23および複数の第2のパッド24を備える半導体集積回路装置1aであって、前記コア領域11の少なくとも一辺に設けられる前記各第1のパッド23および前記各第2のパッド24を、それぞれ当該一辺の長さ方向に並べて配置するように構成する。 (もっと読む)


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