【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。 （もっと読む）

【課題】コストを増大させずとも、書き込みに高電圧を必要とせず、不良が発生しにくく
、書き込み時間が短く、データの書換えができない半導体記憶装置を提供する。
【解決手段】ダイオード接続した第１のトランジスタと、ダイオード接続した第１のトラ
ンジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第２のトランジ
スタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の
端子及び第２のトランジスタのゲートに接続する容量素子を有するメモリ素子を含む半導
体記憶装置である。 （もっと読む）

【課題】メモリセルを微細化しても、抵抗変化動作に十分な電流を流すことが可能なダイオードを備える抵抗変化型の不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、Ｘ方向に延在する第１配線１３と、Ｙ方向に延在する第２配線２０と、第１配線１３と第２配線２０との交点に設けられたメモリセル１０とを具備する。メモリセル１０は、第１配線１３上に設けられ一端を第１配線１３に接続されたダイオード１５と、ダイオード１５上方に設けられ一端をダイオード１５に直列接続され、他端を第２配線２０に接続され、抵抗値の変化で情報を記憶する抵抗変化部１９とを備えている。ダイオード１５は、第１導電型の第１半導体層１３と、第２導電型で、第１半導体層１３の内部に伸びている第２半導体層１４とを含んでいる。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１１Ｐ上の半導体層２１２Ｎ，２１３Ｎ間に対応する領域に設けられた下層側の誘電体膜２１６および上層側の導電体膜２１７と、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂと、導電体膜２１７と電気的に接続された電極２１５Ｃとを有する。駆動対象の記憶素子２１に対して、電極２１５Ｂ，２１５Ｃ間に所定の閾値以上の電圧Ｖ１を印加して、誘電体膜２１６の少なくとも一部分を絶縁破壊させて導電体膜２１７，半導体層２１３Ｎ間に電流を流し、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】簡単な構成で、複数の積層チップパッケージを積層し互いに電気的に接続することを可能にし、所望の数の半導体チップを含むパッケージを低コストで実現する。
【解決手段】積層チップパッケージ１Ｓは、本体２を備え、本体２は、主要部分２Ｍと、主要部分２Ｍの上面、下面に配置された複数の第１の端子４、第２の端子５を有している。主要部分２Ｍは、２つの階層部分１０Ｓ１，１０Ｓ２と、これらを貫通する複数の貫通電極Ｔを含んでいる。複数の貫通電極Ｔは、複数の端子４，５に電気的に接続されている。各階層部分は、第１の面と第２の面を有する半導体チップと、複数の表面電極を含んでいる。階層部分１０Ｓ１，１０Ｓ２は、第２の面同士が対向するように接合されている。端子４は階層部分１０Ｓ１の表面電極を用いて構成され、端子５は階層部分１０Ｓ２の表面電極を用いて構成されている。 （もっと読む）

【課題】パッケージの端子数の増加と、ベースチップのＩ／Ｏ領域の増加を抑制する構造体を提供する。
【解決手段】複数の外部導出配線と、マスクＲＯＭ領域、内部バス、複数のバス接続端子、および複数の外部接続端子を有する半導体集積回路基板と、この半導体集積回路基板上に積層され、複数のＲＯＭ接続端子を持つプログラマブルＲＯＭ１５と、を備えた半導体集積回路装置において、複数の外部導出配線の一部、半導体集積回路基板、プログラマブルＲＯＭ１５、複数の外部接続端子と複数の外部導出配線との電気的接続、および複数のバス接続端子と複数のＲＯＭ接続端子との電気的接続のそれぞれが同一半導体パッケージ内に封止されている。 （もっと読む）

【課題】複数の記憶素子の初期状態もしくは消去状態の抵抗値のバラツキを低減すると共に、複数回の書き込み・消去動作に対して書き込み・消去時の抵抗値を保持することが可能な記憶素子および記憶装置を提供する。
【解決手段】記憶層２０に、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａと、酸化アルミニウム（Ａｌ−Ｏ）または酸化シリコン（Ｓｉ−Ｏ）よりなる第２高抵抗層２２Ｂとを設ける。第１高抵抗層２２Ａに存在する欠陥を第２高抵抗層２２Ｂにより補完し、構造の均一性を向上させ、複数の記憶素子１の初期状態または消去状態の抵抗値のバラツキを低減する。書き込み・消去動作を繰り返し行った場合に、欠陥の増殖を抑え、複数回の書き込み・消去動作に対する抵抗値保持特性を向上させる。 （もっと読む）

【課題】メモリセルの集積度が高く製造コストが低い１回書込型の半導体記憶装置を提供する。
【解決手段】１回書込型の半導体記憶装置において、シリコン基板上に積層体が設けられている。この積層体においては、それぞれ複数の層間絶縁膜及び電極膜ＷＬが交互に積層され、積層方向に延びる貫通ホール１７が形成されている。貫通ホール１７の内面上には、膜厚が４ｎｍ以上である電極側絶縁膜２５と、電荷蓄積膜２６と、膜厚が４ｎｍ以上である半導体側絶縁膜２７とがこの順に積層されており、貫通ホール１７の内部にはシリコンピラーＳＰが埋設されている。電極側絶縁膜２５及び半導体側絶縁膜２７は共にシリコン酸化物からなり、電極側絶縁膜２５の膜厚は半導体側絶縁膜２７の膜厚よりも薄い。 （もっと読む）

不揮発性メモリ装置が複数の柱（１）を備え、複数の柱のそれぞれは、ステアリング素子（１１０）および記憶素子（１１８）を含む不揮発性メモリセルを備え、複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされる。不揮発性メモリ装置を製作する方法が、装置層のスタックを形成すること、およびこのスタックをパターン形成して複数の柱を形成することを含み、複数の柱のそれぞれは、ステアリング素子および記憶素子を含む不揮発性メモリセルを備え、複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされる。
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【課題】複数のＯＴＰを備え、アクセス速度を改善した擬似ＭＴＰの機能を有する不揮発性半導体メモリ装置を提供する。
【解決手段】不揮発性半導体メモリ装置１００ｓは、記憶領域１３２ｓと、セレクトデコーダ１３１ｓと、セレクトアドレス処理部１２ｓとを備え、記憶領域１３２ｓがｎビット幅（ｎ＞１）の記憶素子をｍ＋１個有し、セレクトデコーダ１３１ｓが記憶領域１３２ｓのうちいずれか１つの記憶素子に記憶されるセレクトアドレスに応じて、他のｍ個の記憶素子のいずれか１つを選択し、セレクトアドレス処理部１２ｓが、記憶領域１３２ｓにデータを書き込むとき、セレクトアドレスを更新して、更新したセレクトアドレスをセレクトデコーダ１３１ｓに出力する。 （もっと読む）

不揮発性記憶素子は、信号ドライバを第１の不揮発性記憶素子に接続された第１の制御線に接続し、信号ドライバが第１の制御線に接続されている間に信号ドライバを用いて第１の制御線を充電し、第１の制御線が信号ドライバから充電された状態を維持している間に信号ドライバを第１の制御線から切断し、信号ドライバを第２の不揮発性記憶素子に接続された第２の制御線に接続し、信号ドライバが第２の制御線に接続されている間に信号ドライバを用いて第２の制御線を充電し、信号ドライバを第２の制御線から切断する。制御線を充電するステップは、不揮発性記憶素子の各々に、プログラム処理を起こさせる。信号ドライバを第１の制御線から切断するステップ、信号ドライバを第１の制御線に接続するステップ、および第２の制御線を充電するステップは、第１の不揮発性記憶素子のプログラム処理の完了を待たずに行われる。
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【課題】標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、メモリセルの面積を最小限にすると共に、ＯＴＰおよびＭＴＰを実現する。
【解決手段】トランジスタ形成部３を上下方向に配置し、トランジスタ形成部３の左側にメタル配線１２を配置しドレインと接続する。また、ソースに接続されるメタル配線１３を左右方向に配置する。またトランジスタ形成部３の左側にｎ型ウェル２を配置し、このｎ型ウェル２の表面とトランジスタのゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート９を左右方向に配置し、フローティングゲート９に電位を付与するコントロールゲート配線１９も左右方向に配置する。そして、ドレインＤとコントロールゲートＣＧとソースＳに印加する信号を制御することにより、このメモリセルをＯＴＰまたはＭＴＰとして動作させる。 （もっと読む）

【課題】ＲＯＭを形成する強誘電体メモリのダイナミック／スタティック・インプリント現象に対するデータ読み出しマージンを改善することのできる半導体記憶装置の製造方法および半導体記憶装置を提供する。
【解決手段】ＲＯＭを形成する強誘電体メモリに対し、ＲＯＭデータと逆極性のデータを書き込みを行って（工程Ｓ０１）、所定時間のベーク処理を実行し（工程Ｓ０２）、その後、ＲＯＭデータを書き込む（工程Ｓ０３）。 （もっと読む）

半導体デバイスを作る方法は、基板上に少なくとも１つのデバイス層を形成することと、デバイス層上に複数の相隔たる第１のフィーチャを形成することであって、それぞれ３つの隣接する第１のフィーチャは正三角形を形成することと、第１のフィーチャ上にサイドウォールスペーサを形成することと、複数の充填フィーチャによりサイドウォールスペーサ間の空間を充填することと、サイドウォールスペーサを選択的に除去することと、少なくとも複数の充填フィーチャをマスクとして使用して少なくとも１つのデバイス層をエッチングすることとを含む。デバイスは、基板上に位置する複数の底部電極と、複数の底部電極上で相隔たる複数の柱と、複数の柱と接触する複数の頂部電極とを備える。それぞれ３つの隣接する柱は正三角形を形成し、それぞれの柱は半導体デバイスをなす。複数の柱は、第１の形状を有する複数の第１の柱と、第１の形状とは異なる第２の形状を有する第２の柱とを含む。
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【課題】電気的に書き換えが不可能な不揮発性メモリを内蔵した半導体集積回路において、データの更新、不揮発性メモリの再利用を可能にする。
【解決手段】不揮発性メモリを複数のブロックに分割して、ブロックを使い捨てにする形で、不揮発性メモリのデータの更新、不揮発性メモリの再利用を可能にしたものである。即ち、あるブロックの第１のフラグがデータ「１」の場合には、当該ブロックはすでにデータが書き込まれ、再書き込みが不能であるとブロック選択回路１３によって判定される。データを更新したい場合には、残りのブロックがブロック選択回路１３によって選択され、そのブロックに更新されたデータが書き込まれる。この時、そのブロックの第２のフラグをデータ「１」に設定する。こうして、次々とデータを更新していき、あるブロックに最終的な更新データが書き込まれた場合に、そのブロックの第２のフラグをデータ「１」に設定する。 （もっと読む）

３Ｄ集積素子（１０）として実施された読み出し専用メモリは、第１の層（１０’）、第２の層（１０’’）及び該第１の層を該第２の層に結合する結合層間接続（２８、３０、３２、３４、３６、３８）を有する。２つの層の間の物理的結合は、読み出し専用メモリのプログラミングを実施する。層はウエハ形式又はダイ形式であってもよい。第１の層は、機能能動素子（２６、２７、４６、４８、４９）及び少なくとも１つの未プログラミング能動素子（４０、４１、４２、４３）を有する。第２の層は、少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも導電性経路（１６、１７）を有する。結合層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングするために及び導電性経路をプログラミング済み能動素子に提供するために、少なくとも１つの結合されたプログラマブル層間接続（３２、３４、３６、３８）を有する。従って、２つの層は、プログラミングされたＲＯＭを形成する。２つの層を結合することにより他の種類のプログラマブル記憶素子が実施されてもよい。
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【課題】積層メモリ装置を提供する。
【解決手段】積層メモリ装置において、２つ以上のメモリ部と、メモリ部間に形成されたものであり、デコーダを有する能動回路部とを備える積層メモリ装置である。 （もっと読む）

【課題】記憶装置の作製工程を簡略化することにより製造コストを低減し、より安価な記憶装置を提供することを課題とする。
【解決手段】電極として機能する二つの導電層（金属層）を接触させ、界面領域を腐食（酸化ともいう）させることにより、電気抵抗が高い領域を形成する。該高抵抗領域は、異種金属を接触させた場合に、イオン化傾向が大きい金属が腐食しやすくなるという性質を利用して形成するものである。これにより、電極間に絶縁層や半導体層を別途設けることなく、記憶素子を作製することができる。つまり、製造工程を簡略化して製造コストを低減した記憶装置を提供することができる。 （もっと読む）

【課題】製造過程において半導体記憶素子の書き込みテストを行うことができる半導体集積回路を提供する。
【解決手段】光照射によりデータの記憶状態が変化するＰＲＯＭ２２が形成された基板１０と、基板１０のＰＲＯＭ２２が形成された面側に形成された多層配線構造７０と、を備え、多層配線構造７０に、ＰＲＯＭ２２が形成されたＰＲＯＭ領域２０に対向する位置に透光性材料により形成され、多層配線構造７０の外部からＰＲＯＭ２２への光導入路とされる透光領域８０と、透光領域８０の周囲に、複数層の遮光性材料により連続的に形成された遮光領域３０と、透光領域８０からみて遮光領域３０を介して外側に形成され、ＰＲＯＭ２２の記憶状態を操作するためのＰＡＤ部６０と、を備えた。 （もっと読む）

【課題】メモリセルを読み出すときは低キャパシタンスで、比較的低電圧で使用可能な構造のフラッシュメモリアレイを提供する。
【解決手段】ｐ型フラッシュメモリアレイで、プログラミングビットライン及び読み出しビットラインが別個に提供される。プログラミングビットラインは、そのビットラインに接続したメモリセル内のフローティングゲートトランジスタをプログラムするときにのみ使用され、読み出しビットラインは、メモリ回路動作中に、そのビットラインに接続した選択メモリセル内のフローティングゲートトランジスタの状態を読み出すときにのみ使用される。プログラミング中及びメモリアレイ動作中に低電圧で使用可能な構造であり、従来の比較的低電圧のｐ型フラッシュメモリ構造で、メモリセルの読み出し中に各ビットラインに関連して可変し予測不可能であったキャパシタンスを排除するような構造である。 （もっと読む）