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Fターム[5F083EP41]の内容

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【課題】微細化されても、コントロールゲートとフローティングゲートとの間のカップリング容量比を増大させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。第1の絶縁膜は、半導体基板上に形成されている。フローティングゲートは、第1の絶縁膜上に設けられた第1のフローティングゲート部分、第1のフローティングゲート部分上に設けられた中間絶縁膜、および、中間絶縁膜上に設けられた第2のフローティングゲート部分を含み、電荷を蓄積可能に構成されている。第2の絶縁膜は、フローティングゲートの上面および側面に設けられている。コントロールゲートは、第2の絶縁膜を介してフローティングゲートの上面および側面に対向し、フローティングゲートの電圧を制御する。フローティングゲートの側面において中間絶縁膜が第1および第2のフローティングゲート部分に対して窪んでいる。 (もっと読む)


【課題】NAND型フラッシュメモリにおいて、微細化にともなうソース領域およびドレイン領域の導通を回避できるようにする。
【解決手段】たとえば、p型ウェル12の少なくとも表面領域のボロン濃度が1E15cm-3以下となるように設定する。また、そのp型ウェル12の表面部に、ソース領域およびドレイン領域を有さず、トンネル酸化膜21を介して設けられた浮遊ゲートFGと、この浮遊ゲートFG上に絶縁膜22を介して設けられたワード線WLとなる制御ゲートCGとを有するゲート電極を備える、複数のフラッシュメモリセルMCnを設けてなる構成とされている。 (もっと読む)


【課題】微細化に伴うメモリセルの素子特性の劣化を抑制できるNAND型フラッシュメモリを提供する。
【解決手段】不揮発性半導体メモリは、素子分離絶縁膜10によって区画された素子領域1と、2つの拡散層間の素子領域1表面上に設けられるトンネル絶縁膜2Aと、フローティングゲート電極3Aの上面上に設けられる絶縁体4Aと、フローティングゲート電極3Aの側面上に設けられた電極間絶縁膜5Aと、フローティングゲート電極3Aの上面上に設けられる第1の絶縁体4Aと、絶縁体4A及び電極間絶縁膜5Aを介して、フローティングゲート電極3A上に設けられるコントロールゲート電極5Aとを具備し、絶縁体4Aの膜厚T1は電極間絶縁膜5Aの膜厚T2よりも厚く、電極間絶縁膜5Aは絶縁体4A上又は素子分離絶縁膜10上のうち少なくともいずれか一方に、スリットを有している。 (もっと読む)


【課題】ゲート電極間にエアギャップを制御良く形成する。
【解決手段】本発明の半導体装置の製造方法では、半導体基板2上のゲート絶縁膜3上に浮遊ゲート電極用の多結晶シリコン層4を形成するときに、多結晶シリコン層4の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、この多結晶シリコン層4上に形成したゲート間絶縁膜5上に制御ゲート電極用の多結晶シリコン層9を形成するときに、多結晶シリコン層9の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、複数のゲート電極の側面が露出した状態で熱酸化処理を行なった後、エッチングすることにより、多結晶シリコン層4、9の各側面に凹部11、12を形成し、複数のゲート電極間に絶縁膜7を埋め込み、埋め込まれた絶縁膜7の中にエアギャップ8を形成する。 (もっと読む)


【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】制御ゲート電極140は、半導体基板105の内部にリセスされて形成される。ゲート絶縁膜120は、半導体基板105と制御ゲート電極140との間に介在される。ストレージノード膜125は、ゲート絶縁膜120と制御ゲート電極140との間に介在される。ブロッキング絶縁膜130は、ストレージノード膜125と制御ゲート電極140との間に介在される。複数の第1不純物ドーピング領域は、制御ゲート電極140の第1側面に沿って配置され、半導体基板105に画定される。複数の第2不純物ドーピング領域は、制御ゲート電極140の第1側面の反対側の第2側面に沿って複数の第1不純物ドーピング領域と交互に配置され、半導体基板105に画定される。 (もっと読む)


【課題】 閾値変調が抑制され、かつ、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極−アシストゲート電極間の絶縁性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置は、半導体基板10と、半導体基板10の主表面上にゲート絶縁膜42を介して複数形成された電荷蓄積用のフローティングゲート電極FGと、半導体基板10の主表面上における複数のフローティングゲート電極FG間に形成されたアシストゲート電極AGと、フローティングゲート電極FG上からアシストゲート電極AG上にONO膜である絶縁膜70を介して設けられるコントロールゲート電極CGとを備え、複数のフローティングゲート電極FG間にエアギャップ50Vが形成され、フローティングゲート電極FG−アシストゲート電極AG間にエアギャップ60Vが形成されている。 (もっと読む)


良好な電荷保持のために、高い電荷ブロッキングバリアおよび深いキャリアトラッピングサイトを維持しながら、直接的なトンネルプログラミングと消去を可能にするNOR又はNANDメモリアーキテクチャにおいて、バンドギャップ技術に基づくゲートスタックを、反転モードおよび通常モードのフローティングノードメモリセルにおける非対称トンネルバリアと一緒に、使用することを促進する不揮発性メモリデバイスおよびアレイが記載されています。低電圧で直接的なトンネリングプログラムと消去の能力は、高いエネルギーキャリアからゲートスタックおよび結晶格子に対する損害を減少させて、書込み疲労を減少させ、デバイス寿命を増進させます。低電圧で直接的なトンネルプログラムと消去の能力は、また、低電圧設計およびさらなるデバイス形状性のスケーリングを介して、サイズ縮小を可能にします。本発明のメモリセルは、また、多数ビット記憶を可能にします。これらの特性は、本発明のメモリデバイスの実施の形態が、システム内のDRAMおよびROM双方に取って代わることができて、ユニバーサルメモリの定義内で動作することを可能にします。 (もっと読む)


本発明は、半導体本体(1)内に配置された半導体部品を記述したもので、前記半導体部品は、第1の導電型である少なくとも1つのソース領域(4)及び少なくとも1つのドレイン領域(5)を有し、ソース領域とドレイン領域の間に配置された第2の導電型である少なくとも1つの本体領域(8)を有し、絶縁層(9)により半導体本体から絶縁された少なくとも1つのゲート電極(10)を有し、前記絶縁層(9)は好ましくは焼結された一体化量子ドット含有層である。本発明は更に、量子ドット含有誘電性懸濁液が半導体本体に塗布され、次に例えば焼結によって一体化される上記の半導体部品の作製方法を記述する。
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