【課題】ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタを有する半導体集積回路装置の信頼性を高める。
【解決手段】第１の電界効果トランジスタＱ３及び第２の電界効果トランジスタＱ４は埋込絶縁膜２５によって分離され、ゲート絶縁膜３１，３２は各々熱酸化膜２７、３０と堆積膜２７，２８，２９が積層され、第１の電界効果トランジスタの熱酸化膜は第２の電界効果トランジスタの熱酸化膜より厚く、各トランジスタの堆積膜は、各々各トランジスタの熱酸化膜よりも厚く構成され、第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が埋込絶縁膜上に引き出され、かつ端部と埋込絶縁膜との間に第１の電界効果トランジスタの堆積膜が設けられ、第２の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が埋込絶縁膜上に引き出され、かつ前記端部と埋込絶縁膜との間に第２の電界効果トランジスタの堆積膜が設けられる。 （もっと読む）

【課題】ビット線方向のセル間干渉を解消する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１と、半導体基板１を複数の素子領域に分離する素子分離絶縁膜２と、半導体基板１の素子領域上に形成されたトンネル絶縁膜３と、トンネル絶縁膜３上に形成されたフローティングゲート電極４と、積層絶縁膜５を介して、フローティングゲート電極４上及びチャネル幅方向に隣接するフローティングゲート電極４間に形成された第１コントロールゲート電極６と、半導体基板１の素子領域のチャネル幅方向に面する側面に形成されたアシスト絶縁膜７と、アシスト絶縁膜７を介して、複数の素子領域間に形成された第２コントロールゲート電極８と、を備えている。 （もっと読む）

【課題】電荷蓄積膜を備える半導体記憶装置に関し、電荷蓄積膜の電荷保持特性を向上させる。
【解決手段】ビット線とワード線とを有する半導体記憶装置（１０１）は、基板（１１１）と、前記基板上に形成された第１のゲート絶縁膜（１２１）と、前記第１のゲート絶縁膜上に形成された電荷蓄積膜（１２２）と、前記電荷蓄積膜上に形成された第２のゲート絶縁膜（１２３）と、前記第２のゲート絶縁膜上に形成されたゲート電極（１２４）とを備え、前記電荷蓄積膜のビット線方向の幅が、前記ゲート電極のビット線方向の幅よりも狭くなっている、又は、前記電荷蓄積膜のワード線方向の幅が、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くなっている。 （もっと読む）

【課題】耐圧が改善され、信頼性が向上した不揮発性半導体メモリ及びその製造方法を与える。
【解決手段】半導体記憶装置は、半導体基板１１上に形成され、オキシナイトライド化された第１ゲート絶縁膜１４ａを含む第１トランジスタと、半導体基板１１上に形成された第２ゲート絶縁膜１４ｂと、第２ゲート絶縁膜１４ｂ上の少なくとも一部に形成されたバリア膜２０を含む第２トランジスタとを備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より窒素原子濃度が低いことを特徴とする。 （もっと読む）

【課題】不揮発性メモリトランジスタの電荷保持特性を向上させる。
【解決手段】半導体基板と導電膜の間には、第１絶縁膜、電荷トラップ膜、第２絶縁膜が形成されている。電荷トラップ膜は水素濃度が低い上部領域と、水素濃度が高い下部領域を有する窒化シリコン膜でなる。このような窒化シリコン膜は、化学気相成長法により、水素を１５ａｔｏｍｉｃ％以上含む窒化シリコン膜を形成し、その上部を窒化することで形成される。この窒化処理は、窒素ガスのプラズマ中に生成された窒素ラジカルで窒化シリコン膜を窒化することで行われる。 （もっと読む）

【課題】ハイブリッドマルチビット不揮発性メモリ素子を提供する。
【解決手段】第１方式でデータを保存できる第１ストレージノードを備えている第１メモリ部と、第１メモリ部とは異なる第２方式でデータを保存できる第２ストレージノードを備えている第２メモリ部とを備える不揮発性メモリ素子である。第１メモリ部及び第２メモリ部は、ソース及びドレインを共有して２ビット以上のマルチビット動作が可能である。 （もっと読む）

【課題】 ＳＯＮＯＳ記憶セル及びその形成方法を提供する。
【解決手段】 このセルは少なくとも一つの側壁を有する陥没された領域が配置された基板及び第１絶縁膜を介在して陥没された領域を満たすトラップ貯蔵パターンを含む。基板の上部面及びトラップ貯蔵パターンの上部面上に第２絶縁膜を介在して制御ゲート電極が配置される。制御ゲート電極両側の基板内に第１及び第２ソース／ドレイン領域が配置される。トラップ貯蔵パターンの上部面は平ら（ｆｌａｔ）であり、少なくとも基板の上部面と同一の高さである。 （もっと読む）

【課題】 半導体メモリ素子、ＮＡＮＤフラッシュメモリとその製作方法を提供する。
【解決手段】 メモリゲート及び電荷蓄積層を有するセルが密集し、隣接セル内のメモリゲートが互いに部分的に重なるか又は互いに自己整列するＮＡＮＤフラッシュメモリセルアレイ及び製造方法。メモリセルは、ビット線拡散部と共通ソース拡散部の間で列状に配置され、電荷蓄積層は、セル内のメモリゲートの下に位置決めされる。プログラミングは、負電荷を電荷蓄積ゲートに蓄積させるためにシリコン基板から電荷蓄積ゲートまでのホットエレクトロン注入、又は正電荷を電荷蓄積ゲートに蓄積させるためにシリコン基板から電荷蓄積ゲートまでのホットホール注入により行われる。消去は、プログラミング方法により電荷蓄積ゲートからシリコン基板まで又はその逆のチャンネルトンネリングにより行われる。 （もっと読む）

【課題】 ゲート酸化膜を作り分ける際に半導体装置に施されるエッチング回数を削減することで、エッチング処理による半導体装置や半導体基板自体に与える悪影響を低減できる半導体装置の製造方法を提供する。
【解決手段】 フラッシュメモリ部、低電圧高駆動性能トランジスタ部及び高耐圧性能トランジスタ部を形成する領域Ａ，Ｂ，ＣにＳｉ基板１を区分けし、領域Ａに酸化膜４及びこれを被覆するフローティングゲート５を形成し、領域Ａ，Ｂ，Ｃを被覆するようにＯＮＯ膜６を形成し、領域Ａ，Ｂにフォトレジスト７を施して領域Ｃを被覆するＯＮＯ膜６をエッチングし、この領域Ｃにゲート酸化膜８を形成し、領域Ａ，Ｃにフォトレジスト７ａを施して領域Ｂを被覆するＯＮＯ膜をエッチングし、この領域Ｂにゲート酸化膜９を形成する。 （もっと読む）