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Fターム[5F083EP52]の内容

半導体メモリ (164,393) | EPROM、EEPROMの構造 (21,423) | 絶縁膜 (4,144) | CG・FG間絶縁膜 (2,372)

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構造(多層構造) (1,331)
材料 (899)
製法 (116)

Fターム[5F083EP52]に分類される特許

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【課題】微細なパターンを精度良く形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工体1上にCを含む材料からなる芯材2を選択的に形成する工程と、芯材2の上面および側面を覆うように、酸素を含まない材料からなる保護膜3を形成する工程と、保護膜3を介して芯材2と被加工体1を覆うように酸化膜4を形成する工程と、芯材2の側方に少なくとも酸化膜4からなる側壁5を加工形成する工程と、少なくとも芯材2を除去した後、側壁5をマスクとして用いて被加工体1をエッチングし、側壁5のパターンを転写する工程と、を含む。 (もっと読む)


【課題】コントロールゲートとフローティングゲートとの間の電極間絶縁膜に発生するリーク電流を低減させ、メモリセルの微細化に伴うリーク耐性の劣化を抑制する半導体不揮発性記憶装置を提供する。
【解決手段】半導体基板1上に複数の不揮発性メモリセルを集積した不揮発性半導体記憶装置であって、メモリセルは、半導体基板1上に形成されたトンネル絶縁膜2aと、トンネル絶縁膜2a上に形成されたフローティングゲート電極3aと、フローティングゲート電極3aの上面に形成された第1の電極間絶縁膜4aと、フローティングゲート電極3aの側面及び第1の電極間絶縁膜4aを覆うように形成された第2の電極間絶縁膜5aと、電極間絶縁膜5a上に形成されたコントロール電極6aとを備えている。 (もっと読む)


【課題】単一ポリEEPROMセルをスタックゲートポリEEPROMセルの水準にスケーリングできる半導体メモリセルを提供する。
【解決手段】単一ポリEEPROMセルは、フローティングゲートFG上にカップリングのためのコンタクトを形成させ、コンタクトはコントロールゲートCGラインによりワードライン用ポリシリコンWLの方向に連結される。このコンタクトとフローティングゲート用ポリシリコンFGとの間にカップリングのための誘電膜102を形成してフローティングゲート用ポリシリコンFGとコンタクトを通じてカップリングを実施する。また、この半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる。 (もっと読む)


【課題】周辺トランジスタやメモリセルを構成するnMISトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供する。
【解決手段】n型の電界効果型トランジスタを含む半導体装置の製造方法において、半導体基板に対してp型不純物となる元素を有するp型不純物元素含有ガスを含むエッチングガスを用いて、半導体基板に素子分離溝を形成するとともに、素子分離溝の内面に、p型不純物を含む不純物層を形成する素子分離溝形成工程と、素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、を含む。 (もっと読む)


【課題】 半導体素子とその製造及び動作方法を提供する。
【解決手段】 相異なるナノ構造体を含む半導体素子である。例えば、半導体素子は、ナノワイヤーで形成された第1構成要素とナノパーティクルで形成された第2構成要素とを含む。ここで、ナノワイヤーは、双極性の炭素ナノチューブでありうる。第1構成要素は、チャンネル層であり、第2構成要素は、電荷トラップ層であるが、この場合、前記半導体素子は、トランジスタやメモリ素子でありうる。 (もっと読む)


【課題】 本発明は、周辺回路部にLV系トランジスタ領域とHV系トランジスタ領域とを有するNAND型フラッシュメモリにおいて、LV系トランジスタでの結晶欠陥の発生を抑制しつつ、HV系トランジスタでの反転リークなどの増加を抑制できるようにする。
【解決手段】 たとえば、HV系トランジスタ領域102のSTI204の形成部にゲート絶縁膜加工を施すことにより、そのSTI204の底部に、HV系トランジスタ領域102のゲート下絶縁膜11とLV系トランジスタ領域103のゲート下絶縁膜21との膜厚差に応じた深さの第2領域204Xを形成する。この第2領域204Xの分だけ、LV系トランジスタ領域103のSTI304よりも、HV系トランジスタ領域102のSTI204での埋め込み素子分離用絶縁膜の膜厚(膜量)を増加させることが可能となる。 (もっと読む)


【課題】素子形成領域の端部のチャンネル起因の閾値電圧低下の抑制や、隣接素子との間のリーク電流の低減を可能にする。
【解決手段】シリコン基板1の表面は素子分離絶縁膜2により島状の素子形成領域である活性領域3に分離されている。活性領域3内にゲート絶縁膜4を介して矩形の環状をなすゲート電極GWが形成されている。ゲート電極GWの内部側Dinに内部拡散領域1bが、外部側Doutに外部拡散領域1cが形成されている。ゲート電極GWは活性領域3内に形成されるので、端部でのチャンネル発生を抑制できる。内部拡散領域1b側に高電圧を印加することで、隣接する素子との間のリーク電流の低減が可能である。 (もっと読む)


【課題】メモリセル面積を増加することなく、メモリトランジスタの書き込み電圧および消去電圧を低減する不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルには、第1の島状半導体領域102、フローティングゲート109、コントロールゲート111が有するメモリトランジスタが設けられている。さらに、フローティングゲート109の下方には、絶縁膜を介して第2の島状半導体領域101が形成されている。第2の島状半導体領域101は、コントロールゲート111に電気的に接続されているため、第2の島状半導体領域101とフローティングゲート109間に静電容量が形成される。この静電容量はメモリトランジスタのカップリング比の増加に寄与するため、メモリセルの面積を増加することなく、カップリング比を高くすることが可能になる。また、カップリング比を低下することなく、メモリセルの面積を縮小することが可能になる。 (もっと読む)


【課題】メモリセルに対して設けられる選択ゲートについて、この選択ゲートのゲート長を長くすることなく、選択ゲートの制御性を向上させる。
【解決手段】本発明の一態様において、メモリセルA1に対して設けられる選択ゲートS1を含む半導体装置は、選択ゲートS1のチャネル上に形成されているゲート絶縁膜9の上面が、選択ゲートS1の素子分離領域10の上面の一部又は全部よりも高く、Tri-gate構造を持つ。 (もっと読む)


【課題】本発明は、フローティングゲートを多層の導電膜が積層された構造で形成して隣接するメモリセル間の干渉現象を減少させることが出来るフラッシュメモリ素子の製造方法を提供することを可能にすることを目的としている。
【解決手段】 半導体基板上にトンネル絶縁膜及び非晶質の第1の導電膜を形成する段階と、非晶質の第1の導電膜を結晶質の第1の導電膜に変形させるための熱処理工程を行う段階と、結晶質の第1の導電膜上に第2の導電膜を形成する段階と、第2の導電膜をパターニングする第1のエッチング工程を行う段階と、結晶質の第1の導電膜上の酸化膜を除去するための第2のエッチング工程を行う段階と、非晶質の第1の導電膜をパターニングする第3のエッチング工程を行う段階とを含むことを特徴とする。 (もっと読む)


【課題】より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。また、半導体装置において、高性能化、低消費電力化を目的の一とする。
【解決手段】剥離層を用いて基板から剥離された半導体素子層を、他基板に形成され、平坦化された無機絶縁層に覆われた半導体素子層上に積層する。上層の半導体素子層を基板より剥離後、剥離層を除去し半導体素子層下に形成される無機絶縁膜を露出する。平坦化された無機絶縁層及び無機絶縁膜を密着させて接合する。また、半導体素子層の有する半導体層は半導体基板より分離され、作製基板に転置された単結晶半導体層である。 (もっと読む)


【課題】回路面積の増加を抑制しつつ昇圧効率を向上出来る半導体装置を提供すること。
【解決手段】素子領域AAと、前記素子領域AA上に形成された複数のMOSトランジスタTR及び容量素子Cと、複数の前記MOSトランジスタTRが直列接続され、且つ前記MOSトランジスタTRに前記容量素子Cが接続された電圧発生回路4と、前記MOSトランジスタTRのソース及びドレインの少なくともいずれかの領域32上に形成されたコンタクトプラグCP4、CP5と、データを保持するメモリセルMTとを具備し、各々の前記素子領域AAにおいて、ゲート34と前記コンタクトプラグCP4、CP5との間の距離aは、前記直列接続において後段に位置する前記MOSトランジスタTRほど大きくされる。 (もっと読む)


【課題】 電極間絶縁膜に起因するリーク電流を十分に抑制することが可能な半導体装置を提供する。
【解決手段】 半導体基板11上に形成されたトンネル絶縁膜13と、トンネル絶縁膜上に形成された浮遊ゲート電極14と、浮遊ゲート電極上に形成された電極間絶縁膜15と、電極間絶縁膜上に形成された制御ゲート電極16とを備えた半導体装置であって、電極間絶縁膜は、主絶縁膜と、主絶縁膜内に存在する複数の微粒子とを含む。 (もっと読む)


【課題】分離した電荷蓄積層を有する半導体装置において、ゲート電極中央下にゲート絶縁膜を形成する際のゲート電極の倒れ込みを抑制する製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板10上に第1絶縁膜22とゲート電極24を形成する工程と、開口部46から第1絶縁膜を22除去してゲート電極中央下にゲート絶縁膜22を形成する工程と、フッ酸によるウエットエッチング法を用いて、ゲート電極24下に形成された第1絶縁膜22を除去し、ゲート電極24の両端下に、アンダーカット部が形成する工程と、第1絶縁膜22を除去したアンダーカット部にトンネル絶縁膜12と、ポリシリコン膜による電荷蓄積層14と、トップ絶縁膜16を形成する工程と、を有する。 (もっと読む)


【課題】消費電力の低減又は回路面積を縮小することができる半導体記憶装置を提供することを課題とする。
【解決手段】チャネル形成領域を具備する半導体膜と、半導体膜のチャネル形成領域上に絶縁膜を介して設けられた浮遊ゲートとを形成し、浮遊ゲートを半導体膜と仕事関数が異なる材料で設け、チャネル形成領域に不純物元素を導入することによって、書き込み電圧と消去電圧を概略同一とする。浮遊ゲートとして半導体膜より仕事関数が高い材料で設ける場合には、チャネル形成領域にn型の不純物元素を導入する。 (もっと読む)


【課題】高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させて、動作電流を確保することができる不揮発性メモリ素子及びその製造方法を提供すること。
【解決手段】基板(100)内に形成された素子分離膜(102C)によって画定され、チャネル幅方向(X軸方向)に段差を有する凹部を内部に有し、凹部の両側壁が素子分離膜(102C)の上に突出した活性領域(100B)と、凹部の段差面に沿って形成された下部絶縁膜(108A)と、下部絶縁膜(108A)上に形成された電荷保存層(109A)と、電荷保存層(109A)上に形成された上部絶縁膜(110A)と、上部絶縁膜(110A)上に形成されたゲート電極(111B)とを備える。 (もっと読む)


【課題】寄生容量を低減化,カップリング容量比を向上し、書き込み/消去電圧を低圧化できる。
【解決手段】pウェル領域2と、n+領域5と6間のウェル領域に跨ってゲート絶縁膜12を介して形成された選択ゲート電極(SG)と、n+領域6と接するドレイン電極Dとからなる選択トランジスタと、n+領域1と、n+領域5と電気的に接続し、n+領域1と離間するn+領域4と、n+領域1の上のトンネル絶縁膜8と、n+領域1からn+領域4の上面に跨って形成されたゲート絶縁膜12と、ゲート絶縁膜よりも厚い選択絶縁膜10と、トンネル絶縁膜,ゲート絶縁膜,および選択絶縁膜上のフローティングゲート電極(FG)と、選択絶縁膜上に形成され、FGと側方で対向して形成されたコントロールゲート電極(CG)とからなるメモリトランジスタと、選択絶縁膜を挟んでFGと対向するフローティングのn+領域1が形成される不揮発性半導体記憶装置および製造方法。 (もっと読む)


【課題】トランジスタ閾値ばらつきの発生を防止し、書き込み速度を高速にする。
【解決手段】メモリセルトランジスタ1の浮遊ゲート電極104a上方の制御ゲート電極106aの膜厚Hcell、選択トランジスタ2の上部ゲート電極106bの膜厚Hsg、浮遊ゲート電極104aの上面と素子分離領域107の上面の高さの差Hebに、Hsg×8/9>Hcell≧Hsg×7/9−Heb×11/9という関係を有するように制御ゲート電極106aの膜厚を上部ゲート電極106bより薄くした不揮発性半導体記憶装置。 (もっと読む)


【課題】本発明では、酸素欠損を低減させ、信頼性を改善した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】第1の発明の半導体装置は、基板と、基板に形成された半導体領域と、半導体領域上に形成され、1種以上の第1金属元素の酸化物で形成された絶縁膜と、絶縁膜上に形成され、酸化物の生成自由エネルギーについて第1金属元素よりも大でありかつ金属状態である第2金属元素、および第1金属元素の酸化物で形成された遷移層と、遷移層上に形成された電極と、電極をゲート長方向に挟む半導体領域に形成されたソース・ドレイン領域とを備えたことを特徴とする。 (もっと読む)


フローティングゲートトンネリング素子をシールドする方法とその構造体。標準的なCMOSプロセスを用いて、電界酸化物に囲まれた基板内に形成された第1および第2のドープウェル領域により定義される2つの活性領域内のゲート酸化物上にフローティングゲートを配置する工程と、前記フローティングゲートを囲むようにフローティングゲートシールド層を形成する工程を含む方法。前記フローティングゲートは、前記第1のドープウェル領域内の活性領域上の第1のフローティングゲート部および前記第2のドープウェル領域内の活性領域上の第2のフローティングゲート部を含む。前記第1のドープウェル領域と前記第1のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、前記第1のフローティングゲート部は第2のフローティングゲート部より実質的に小さくなっている。トンネリングの方向は、前記ドープウェル領域の1つに高電圧を印加することにより決定される。
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