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Fターム[5F083EP61]の内容

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【課題】微細化しても高い性能を実現可能な半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された第1のゲート側壁と、半導体基板上に形成され、ゲート電極との間に第1のゲート側壁を挟むソース・ドレイン半導体層と、を備える。さらに、ゲート電極の両側に、第1のゲート側壁上およびソース・ドレイン半導体層上に形成され、第1のゲート側壁との境界がゲート電極の側面で終端し、第1のゲート側壁よりもヤング率が小さく、かつ、低誘電率の第2のゲート側壁、を備える。 (もっと読む)


【課題】NAND型フラッシュメモリにおいて、微細化にともなうソース領域およびドレイン領域の導通を回避できるようにする。
【解決手段】たとえば、p型ウェル12の少なくとも表面領域のボロン濃度が1E15cm-3以下となるように設定する。また、そのp型ウェル12の表面部に、ソース領域およびドレイン領域を有さず、トンネル酸化膜21を介して設けられた浮遊ゲートFGと、この浮遊ゲートFG上に絶縁膜22を介して設けられたワード線WLとなる制御ゲートCGとを有するゲート電極を備える、複数のフラッシュメモリセルMCnを設けてなる構成とされている。 (もっと読む)


【課題】MONOS型のメモリセルに対するデータの消去速度を改善させる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板18と、半導体基板18中に埋め込み領域として形成された第1導電型のジャンクションリーク発生層21と、半導体基板18中に形成され、ジャンクションリーク発生層21を挟む第1導電型とは逆の第2導電型のウェル領域20,22と、半導体基板18の表面に近いウェル領域22上に一定の間隔をおいて形成された第1導電型の2つの不純物拡散層23と、2つの不純物拡散層23の間のウェル領域22上に形成されたトンネル絶縁膜24と、トンネル絶縁膜24上に形成されたチャージトラップ型の電荷蓄積層25と、電荷蓄積層25上に形成されたブロック絶縁膜26と、ブロック絶縁膜26上に形成されるコントロールゲート電極28により構成されている。 (もっと読む)


【課題】安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、メモリセル領域には、半導体基板11上に対し垂直方向に、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40が積層されて形成される。メモリホール34内には、ブロック絶縁層(第1絶縁層)35、電荷蓄積層(特性変化層)36、トンネル絶縁層37、及びメモリ柱状半導体層38が形成される。周辺回路領域には、p−型領域101Aにプレーナ型トランジスタのソース/ドレイン領域101Bが形成され、メモリセル領域の複数の導電層の各々と同一平面上に形成され、且つ導電層と電気的に分断される複数のダミー配線層100が形成される。 (もっと読む)


【課題】安価に高集積化された不揮発性半導体記憶装置、及び製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板Baに対して垂直方向に延びるメモリ柱状半導体層34と、メモリ柱状半導体層34と絶縁層を挟み形成された第1〜第4ワード線導電層32a〜32dと、メモリ柱状半導体層34の上面に接して形成されたドレイン側柱状半導体層47と、ドレイン側柱状半導体層47からゲート絶縁層46を介して形成されてロウ方向に延びるドレイン側導電層42とを備える。第1〜第4ワード線導電層32a〜32dのロウ方向の端部は、階段状に形成されている。ドレイン側ゲート導電層42の全体は、第4ワード線導電層32dの直上の領域90に形成されている。第1〜第4ワード線導電層32a〜32d及びドレイン側導電層42は、それらに亘って連続して形成された保護絶縁層35にて覆われている。 (もっと読む)


【課題】凹部の対向する側面上に、互いに分離して延伸するワードラインを容易に形成でき、メモリセルの微細化を図ること。
【解決手段】本発明は、半導体基板10に第1方向に延伸するSTI領域12を形成する工程と、半導体基板上に第1方向に交差する方向である第2方向に延伸するマスク層22を形成する工程と、STI領域とマスク層とをマスクに、半導体基板に凹部14を形成する工程と、第1方向で対向する凹部の側面上に電荷蓄積層34を形成する工程と、凹部とマスク層の側面上とに導電層26を形成する工程と、導電層を全面エッチングして、第1方向で対向する凹部の側面上に、導電層からなり、互いに分離して延伸するワードライン20を形成する工程と、を有する半導体装置及びその製造方法である。 (もっと読む)


【課題】寄生抵抗の増大なく、ホットキャリアによる特性劣化を抑制できる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】ガラス基板1上に形成した半導体層3と、半導体層3上に形成したONO膜による電荷保持膜21と、電荷保持膜21上に設けたゲート電極22とを備える。更に半導体層3にゲーート電極22とオーバーラップするように設けられたニッケルシリサイド等の半導体と金属の化合物からなるソース・ドレイン領域23を有する。 (もっと読む)


【課題】ベリファイ操作が省略可能で2種類を超えるしきい値電圧の実現が可能な不揮発性半導体記憶素子及び不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板1と、半導体基板に設けられた第一の導電型の半導体領域2cと、離間して設けられた第二の導電型のソースおよびドレイン領域2a、2bと、ソースおよびドレイン領域の間に設けられた第一の絶縁層3と、第一の絶縁層上に設けられ、少なくとも三層の導電体膜4a、4c、4e、4gと、導電体膜間に設けられた導電体間絶縁膜4b、4d、4fとの積層構造を有し、半導体基板から遠く離れて位置している導電体間絶縁膜の誘電率は、半導体基板の近くに位置している導電体間絶縁膜の誘電率よりも高く且つ導電体間絶縁膜の誘電率は第一の絶縁層3の誘電率より低い電荷蓄積層4と、電荷蓄積層上に設けられ導電体間絶縁膜の何れよりも誘電率が高い第二の絶縁層5と、導電体層6と、を備えている。 (もっと読む)


【課題】初期特性変動、エンデュランス劣化、特性バラツキを抑制することができる半導体記憶装置およびその製造方法を提供すること。
【解決手段】ゲート電極108のゲート長は、ゲート酸化膜107から離れるに従って漸次長くなっている。電荷保持膜103は、トンネル酸化膜102を介して半導体基板101上にほぼ均一な膜厚で形成されていて、電荷保持膜103中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、電子とホールの再結合の量が抑制されて、エンデュランス劣化を抑制することができる。トンネル酸化膜102はほぼ均一な厚さで形成されている。 (もっと読む)


【課題】浮遊ゲートに対して効率的なFNトンネリングを可能にするように、浮遊ゲート装置を動作させること。
【解決手段】フラッシュメモリ素子上で動作を行う方法であって、浮遊ゲートと制御ゲートの間にゲート結合率が0.4未満である場合に用いられる。電位は、制御ゲートを介して印加する必要がある。電子は、制御ゲートから浮遊ゲートに注入されるか、または浮遊ゲートから制御ゲートに放出される。注入および放出に対応した動作は、素子内に提供されるシリコンチャネルの性質によって決定される。この方法には特に、バルク結合FinFET状構造を用いる素子が適している。この方法は特に、NANDアレイ内のセル上で用いる場合にも適している。 (もっと読む)


【課題】マルチビット及びマルチレベル不揮発性メモリ素子、その動作方法及び製造方法を提供する。
【解決手段】フィンの両側壁にスペーサ形態にそれぞれ形成された一対のゲート電極と、ゲート電極と半導体基板との間にそれぞれ形成された一対のストレージノードと、を備える不揮発性メモリ素子である。ゲート電極は、相互に離隔されてフィンにそれぞれ形成されたソース及びドレインを共有する。チャンネル領域は、ソース及びドレイン間のフィンの両側壁の表面領域にそれぞれ形成される。 (もっと読む)


【課題】 不揮発性半導体記憶装置の信頼性を向上することのできる技術を提供する。
【解決手段】 基板1の主面上に形成されたアシストゲートAGと、アシストゲートAG上に絶縁膜11を介して形成されたフローティングゲートFGと、フローティングゲートFGの一方の側壁側で絶縁膜14を介すると共に、アシストゲートAG上に絶縁膜11を介して形成されたコントロールゲートCGとの3つのゲートを有してなる複数のメモリセルを備える。 (もっと読む)


【課題】 工程数の増加を伴うことなく、FAMOSにおける消去を実現する。
【解決手段】 P型半導体基板1にN-ウェル3を形成し、N-ウェル3にP-不純物拡散層4を形成し、P-不純物拡散層4上に延伸されたフローティングゲート8をゲート絶縁膜7を介してN-ウェル3上に形成し、この半導体記憶装置の消去動作を行う場合、P-不純物拡散層4を負の電位に設定し、フローティングゲート8をP-不純物拡散層4と容量結合させることにより、フローティングゲート8に蓄積された電子をN-ウェル3側に引き抜く。 (もっと読む)


【課題】ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。
【解決手段】下部ワードラインと、下部ワードラインの上部に形成されフローティング状態を維持するP型フロートチャンネルと、P型フロートチャンネルの上部に形成されデータが格納されるチャージトラップインシュレータと、チャージトラップインシュレータゲートの上部に下部ワードラインと平行に形成された上部ワードラインと、フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域とを含むことを特徴とする。 (もっと読む)


本発明は、フラッシュメモリ装置のような不揮発性メモリ装置に使用されるフローティングゲートトランジスタ構造を有する。1つの実施の形態において、システムはCPUとメモリ装置とを有し、該メモリ装置は複数のメモリセルを有するアレイを具備する。メモリセルは複数の柱状構造とこれら柱状構造間に挿入され、これら柱状構造のうちの1つに近接するフローティングゲート構造とを有する。他の実施の形態において、メモリ装置10は、複数のメモリセルを有するアレイを具備する。メモリセルは隣接する複数のFETを有し、これらFETは、ソース/ドレイン領域と共通のフローティングゲート構造を有し、該フローティングゲート構造は、1つのFETのソース/ドレイン領域から第1間隔だけ離間し、且つ、他のFETのソース/ドレイン領域から第2間隔だけ離間している。さらに他の実施の形態において、メモリ装置は、基板上に複数の柱状構造を配置し、これら複数の柱状構造間にフローティングゲートを、これら柱状構造のうちの1つに近接するように挿入することによって形成される。
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