【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】フローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートの電荷を消去する場合にメモリセルの閾値を容易に制御できる、不揮発性半導体メモリ素子を提供する。
【解決手段】フローティングゲートへの電荷の蓄積時に、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入する。また、フローティングゲートの電荷の消去時には、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、該ホットホールにより蓄積された電荷を消去する。また、フローティングゲートの電荷の消去時には、メモリセルのコントロールゲートとソース間の閾値が所望の値になるように制御しながら、電荷を消去する。 （もっと読む）

【課題】メモリセルの動作を従来よりも高速化できる半導体装置を提供する。
【解決手段】フローティングゲートFGとコントロールゲートCG、第１導電型ソース13s及び第１導電型ドレイン13dを有する第１導電型ＭＯＳトランジスタ13と、前記フローティングゲートFGと前記コントロールゲートCG、第２導電型ソース１４ｓ及び第２導電型ドレイン14dを有する第２導電型ＭＯＳトランジスタ14と、前記第１導電型ドレイン13d及び前記第２導電型ドレイン14dに接続される第１のソース／ドレイン11bと、第２のソース／ドレイン11aと、ゲートを有する選択トランジスタ１１と、前記第１導電型ソースに接続される第１電源線VpLと、前記第２導電型ソースに接続される第２電源線VnLと、前記選択トランジスタ11の第２のソース／ドレイン11aに接続されるビット線BLと、前記選択トランジスタ11のゲートに接続されるワード線WLと、を有する。 （もっと読む）

【課題】微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供する。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成する。
【解決手段】酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を、酸化物半導体層上のゲート絶縁層及び絶縁層の開口を埋め込むように設ける。ソース電極層を設けるための開口とドレイン電極層を設けるための開口は、それぞれ別のマスクを用いた別のエッチング処理によって形成される。これにより、ソース電極層（またはドレイン電極層）と酸化物半導体層が接する領域と、ゲート電極層との距離を十分に縮小することができる。また、ソース電極層またはドレイン電極層は、開口を埋め込むように絶縁層上に導電膜を形成し、絶縁層上の導電膜を化学的機械研磨処理によって除去することで形成される。 （もっと読む）

【課題】消去動作の際、充分な量の正孔を生成させて消去特性を確保することができる３次元不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板から突出されたチャンネル膜と、チャンネル膜に沿って積層された複数のメモリセルと、チャンネル膜の一側端と繋がれたソースラインと、チャンネル膜の他側端と繋がれたビットラインと、チャンネル膜の一側端とソースラインとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションと、チャンネル膜の他側端と前記ビットラインとの間に介在されて、Ｎタイプの不純物がドープされた第２ジャンクションと、を含む。 （もっと読む）

【課題】半導体装置（不揮発性メモリを有する半導体装置）の特性を向上させる。
【解決手段】本発明の半導体装置は、制御ゲート電極ＣＧと半導体基板との間に形成された絶縁膜３と、メモリゲート電極ＭＧと半導体基板との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５であって、その内部に電荷蓄積部を有する絶縁膜５と、を有する。この絶縁膜５は、第１膜５Ａと、第１膜５Ａ上に配置された電荷蓄積部となる第２膜５Ｎと、第２膜５Ｎ上に配置された第３膜５Ｂと、を有し、第３膜５Ｂは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に位置するサイドウォール膜５ｓと、メモリゲート電極ＭＧと半導体基板との間に位置するデポ膜５ｄとを有する。かかる構成によれば、絶縁膜５の角部における距離Ｄ１を大きくすることができ、電界集中を緩和できる。 （もっと読む）

【課題】酸素欠損の発生を抑制する。
【解決手段】ガリウム（Ｇａ）若しくはスズ（Ｓｎ）の一部又は全部の代わりにゲルマニウム（Ｇｅ）を用いて酸化物半導体膜を構成する。ゲルマニウム（Ｇｅ）原子は、酸素（Ｇｅ）原子との結合の少なくとも一つの結合エネルギーがガリウム（Ｇａ）又はスズ（Ｓｎ）の場合よりも高い。このため、ゲルマニウム（Ｇｅ）を用いて構成される酸化物半導体結晶において、酸素欠損が発生しにくい。このことから、ゲルマニウム（Ｇｅ）を用いて酸化物半導体膜を構成することにより、酸素欠損の発生の抑制を図る。 （もっと読む）

【課題】良好な電気特性を維持しつつ、微細化を達成した半導体装置を提供する。また、信頼性の高い半導体装置を提供する。
【解決手段】ゲート電極層をマスクとした不純物の導入処理によって自己整合的にチャネル形成領域と一対の低抵抗領域とが形成される酸化物半導体層を有し、ゲート電極層を挟んで設けられる一対の配線層が低抵抗領域と電気的に接続し、配線層が形成される領域の下部に低抵抗領域と接する電極層が設けられている半導体装置である。 （もっと読む）

【課題】インクジェットペンコントロールチップの既存の層を利用して製造できるEPROMを提供する。
【解決手段】EPROMセル７０は、ソース領域及びドレイン領域を有する半導体基板５２と、第１の金属層６０と電気的に相互接続されている半導体ポリシリコン層５６を含むフローティングゲート７２と、第２の金属層６４を含むコントロールゲートとを備えている。フローティングゲート７２は、ソース領域及びドレイン領域に隣接して配置され、第１の誘電体層５４によって半導体基板５２から分離され、コントロールゲートの第２の金属層６４は、第１の金属層６０との間にある第２の誘電体層６２を介して、第１の金属層６０と容量結合されている。 （もっと読む）

【課題】クリティカル・ディメンションの変動に鈍感であり且つ高速なメモリプログラミング方法等を提供する。
【解決手段】メモリの複数のメモリセルの夫々は、ウェルと、ソース及びドレイン領域と、記憶レイヤと、ゲートとを有する。メモリセルはマトリクス状である。同じ列ドレイン領域は同じビットラインへ接続し、同じ行ゲートは同じワードラインへ接続し、同じ列ソース領域は同じソースラインへ接続する。メモリは、いずれかのメモリセルへ電気的に接続されたワードラインへ第１の電圧を印加し、そのメモリセルへ電気的に接続されたビットラインへ少なくともプログラミング閾値だけ第１の電圧と異なる第２の電圧を印加し、そのメモリセルへ電気的に接続されたソースラインへ少なくともプログラミング閾値だけ第１の電圧と異なる第３の電圧を印加し、複数のメモリセルへ基板電圧を印加することによって、プログラミングされる。 （もっと読む）

【課題】トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する際に、信頼性の高い構成を提供する。
【解決手段】酸化物半導体層、第１の導電層及び第２の導電層の積層によって構成されるソース電極層又はドレイン電極層、ゲート絶縁層、及びゲート電極層が順に積層されたコプレナー型のトランジスタにおいて、該ゲート電極層は、該第１の導電層と該ゲート絶縁層を介して重畳し、該第２の導電層と前記ゲート絶縁層を介して非重畳とする。 （もっと読む）

【課題】半導体装置の特性を損なうことがない半導体装置およびその作製方法を提供する。
【解決手段】酸化物半導体層を含むトランジスタ（半導体装置）において、電極層を酸化物半導体層の下部に接して形成し、不純物を添加する処理により酸化物半導体層に自己整合的にチャネル形成領域と、チャネル形成領域を挟むように一対の低抵抗領域を形成する。また、電極層および低抵抗領域と電気的に接続する配線層を絶縁層の開口を介して設ける。 （もっと読む）

【課題】酸化物半導体を含み、高速動作が可能なトランジスタを提供する。または、該トランジスタを含む信頼性の高い半導体装置を提供する。
【解決手段】下地絶縁層中に埋め込まれ、上面の少なくとも一部が下地絶縁層から露出した電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設け、電極層において、または、酸化物半導体層の低抵抗領域であって電極層と重畳する領域において、酸化物半導体層の上層に設けられる配線層との電気的な接続を行うトランジスタを提供する。 （もっと読む）

【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの信頼性を向上させる。
【解決手段】メモリセルは、選択ゲート６とその一方の側面に配置されたメモリゲート８とを有している。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。選択ゲート６の側面にはサイドウォール状の酸化シリコン膜１２が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。 （もっと読む）

【課題】データ保持時間を、マスクＲＯＭと同様の無限大とすることができる、長期にわたりデータを保持できる信頼性の高いＥＥＰＲＯＭを提供する。
【解決手段】不揮発性半導体記憶装置は、所定のセンスレベルに対して熱平衡状態しきい値電圧が正方向である第１の不揮発性半導体記憶素子１００に正のデータを記憶し、熱平衡状態しきい値電圧が負方向である第２の不揮発性半導体記憶素子２００に負のデータを記憶することでデータ保持時間を無限大にする。 （もっと読む）

【課題】データ書き込み時における書き込み回数を減らし、且つ読み出し精度を高めることが可能な半導体不揮発性メモリ及びデータ書き込み方法を提供する。
【解決手段】書き込むべきデータの値に対応した量の電荷を電荷蓄積部に注入することによって書き込みを行うデータ書き込み手段を有し、データ書き込み手段によるデータの書き込みに先立ち、電荷蓄積部各々から読み出し電流を送出させ、読み出し電流が最大読み出し電流閾値よりも大となる電荷蓄積部に、この読み出し電流が最大読み出し電流閾値を下回るまで電荷を注入する初期化書き込みを行う。 （もっと読む）

【課題】ＭＯＳ構造を有する各メモリセルにおいて信頼性が高い２ビットのデータの記憶が容易な半導体記憶装置およびデータ書込み方法を提供する。
【解決手段】ＭＯＳ構造を有するメモリセル１０は、ゲート電極１３の第１半導体領域１２_１側に設けられた第１記憶部１４_１と、ゲート電極１３の第２半導体領域１２_２側に設けられた第２記憶部１４_２とを有する。第１記憶部１４_１に電子を保持させる第１電荷移動ステップと、第２記憶部１４_２に電子を保持させる第２電荷移動ステップとを交互に行うことで、第１記憶部１４_１および第２記憶部１４_２の双方に所定量の電子を保持させる。 （もっと読む）

【課題】メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、隣接するメモリセル積層構造間、及び、メモリセル積層構造−選択ゲート積層構造間のショートを防ぐことができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置であって、前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている。 （もっと読む）