【課題】埋め込みゲートを有する半導体素子に関し、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。
【解決手段】ビットラインコンタクト１３６が活性領域１２０の上部面だけではなく側面とも接触されることにより、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。 （もっと読む）

【課題】ビットラインを容易に形成することができ、ビットライン工程マージンを増加させ、さらに隣接したビットライン間のキャパシタンスを減少させる半導体素子及びその形成方法を提供する。
【解決手段】本発明に係る半導体素子は、半導体基板１０で一方向に延長され、垂直チャンネル領域１２ｂ，１４ｂを含む第1及び第2ピラー１２，１４と、第1及び第2ピラー１２，１４の内部で垂直チャンネル領域１２ｂ，１４ｂの下部に位置する第1ビットライン２２と、第1ビットライン２２を含む第1ピラー１２及び第2ピラー１４の間に位置する絶縁膜３２とを含む。 （もっと読む）

【課題】放射線耐性能力をさらに向上することができる半導体装置を提供する。
【解決手段】半導体基板１の上方に形成された第１絶縁膜１２と、第１絶縁膜１２の上方に形成され、下部電極１７と上部電極１９に挟まれる強誘電体膜１８を有するキャパシタＱと、キャパシタの上に形成される第２絶縁膜２６と、を有し、第１絶縁膜１２と下部電極１７の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜１６、３８と、
を有する。 （もっと読む）

【課題】記憶素子の加工が容易であり、かつ、記憶素子が安定した特性を有するメモリを提供する。
【解決手段】本実施形態によるメモリは、半導体基板を備える。複数のアクティブエリア列は、半導体基板上に設けられ第１の方向に配列された複数のアクティブエリアをそれぞれが含む複数のアクティブエリア列であり、第１の方向に対して直交する第２の方向に隣接するアクティブエリアは互いに半ピッチずつずれて配置されている。複数のセルトランジスタは、アクティブエリアのそれぞれに対応して設けられている。複数の記憶素子は、複数のセルトランジスタの一端に電気的に接続されている。上部電極は、複数のアクティブエリア列のうち第２の方向に隣接する第１および第２のアクティブエリア列に対応する複数の記憶素子に交互に接続されている。ビット線は、第１および第２のアクティブエリア列に含まれる複数のセルトランジスタの他端に電気的に接続されている。 （もっと読む）

【課題】低電圧で動作する分極率の高い強誘電体メモリを提供する。
【解決手段】基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とを有しており、前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第２の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されており、前記第２の強誘電体膜において、前記Ｒｕは前記第２の強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであることを特徴とする記憶装置により上記課題を解決する。 （もっと読む）

【課題】より容易な方法で集積度を向上させた情報格納装置を提供する。
【解決手段】本発明の情報格納装置は、基板と、基板上のゲートライン構造体を含むトランジスターと、少なくとも一部が基板内に埋め込まれてトランジスターの活性領域を定義する導電性分離パターン（ｃｏｎｄｕｃｔｉｖｅ ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎｓ）と、を有し、導電性分離パターンは、互いに電気的に連結される。 （もっと読む）

【課題】実際の強誘電体メモリセルについて疲労特性を直接に測定する試験方法を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第１の工程と、前記面内分布に基づいて、半導体装置を製造する第２の工程と、を含み、前記第２の工程は、前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、前記第１の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定する。 （もっと読む）

【課題】金属酸化膜の表面に形成される導電膜の基板面内における厚さばらつきを低減して、半導体装置の歩留まりを向上させることが可能であり、かつ導電膜の成長速度を向上させて、半導体装置の生産性を向上させることの可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に、金属酸化膜を含む誘電体膜５を形成する工程と、誘電体膜５において、表面５ａに非晶質の金属酸化膜が露出した状態で、誘電体膜５の表面５ａに導電膜６を形成する工程と、を含む。 （もっと読む）

【課題】配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくする。
【解決手段】コア層２００の一面上には、第１配線２３２が設けられている。第１配線２３２上、及びその周囲に位置するコア層２００の一面上には、半導体層２３６が形成されている。第１配線２３２及び半導体層２３６は、半導体素子を形成している。本実施形態において半導体素子は、第１配線２３２をゲート電極としたトランジスタ２３０であり、半導体層２３６と第１配線２３２の間に、ゲート絶縁膜２３４を有している。 （もっと読む）

【課題】還元性雰囲気による特性劣化を抑制することができる構造の強誘電体キャパシタを提供する。
【解決手段】強誘電体キャパシタ積層構造８は、強誘電体膜３と、強誘電体膜の一方表面に接する下部電極２と、強誘電体膜３の他方表面に接する上部電極４とを含む。上部電極４および下部電極２のうちのうちの少なくともいずれか一方が、酸化物導電体層と金属層とを交互に積層した積層電極構造を有している。この積層電極構造は、酸化物導電体層および金属層のうちの少なくともいずれか一方を２層以上含む。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】強誘電体膜の表面に現れた窪みを、強誘電体材料で効率的に埋め込むことが可能な強誘電体キャパシタの製造方法を提供する。
【解決手段】基板１０の上に第１導電膜１１を形成する。第１導電膜１１の上に、表面に複数の凹部１５が形成された第１強誘電体膜１２を形成する。第１強誘電体膜１２の表面の凹部１５を埋め込むように、第１強誘電体膜１２の上に、原子層堆積法により第２強誘電体膜１３を形成する。第２強誘電体膜１３の上に、第２導電膜１７を形成する。 （もっと読む）

【課題】プラグ形成時に位置ずれが発生しても水分や不純物が溜まる窪みが発生することがなく、微細化しても長期間にわたる信頼性を確保できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１の絶縁膜１２１の上に形成された強誘電体キャパシタ１３１と、強誘電体キャパシタ１３１を覆う第２の絶縁膜３１１及びエッチングストッパ膜３１２と、エッチングストッパ膜３１２の上面からトランジスタＴの不純物領域に到達する第１のコンタクトホール内に導電体材料を充填して形成された第１のプラグ３１３と、エッチングストッパ膜の上に形成された第３の絶縁膜３１４と、第３の絶縁膜３１４の上面から第１のプラグに到達する第２のコンタクトホール内に導電体材料を充填して形成された第２のプラグ３１５とを有する。 （もっと読む）

【課題】液体プロセスに採用し易い配向性の制御が可能な半導体装置や強誘電体素子の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ソース電極およびドレイン電極と、前記ソース電極及び前記ドレイン電極との間に配置され、チャネル部を有する有機半導体膜と、ゲート電極と、前記チャネル部と前記ゲート電極との間に配置されたゲート絶縁膜と、を有する半導体装置の製造方法であって、前記チャネル部を第１の温度に加熱する工程と、前記第１の温度の前記有機半導体膜に、前記第１の温度よりも低い第２の温度の絶縁性ポリマーを含む液滴材料を配置し一定の方向に延ばす塗工工程により前記ゲート絶縁膜を形成する工程と、を有することを特徴とする。 （もっと読む）

【課題】半導体記憶装置の面積を削減する。
【解決手段】複数のメモリセル(NMC,DMC)のうち周辺回路領域(PC)に隣接するメモリセル(DMC)と半導体基板(100)との間には、そのメモリセル(DMC)の下部電極(M13)から半導体基板(100)に向けて延伸するコンタクトプラグが形成されていない。第１のコンタクトプラグ(C101)は、半導体基板(100)の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイ(MARY)の周縁よりも内側に配置されるように形成されている。 （もっと読む）

【課題】 半導体記憶装置のキャパシタの構成要素として、強誘電体等の容量絶縁膜を液状材料の塗布により形成する製造方法において、ＣＭＰによる下部電極へのスクラッチ防止と、容量絶縁膜膜厚のメモリセルアレイ内、下部電極内での均一性を実現し、キャパシタ特性を向上させる。
【解決手段】 例えば下部電極８ｃ上にタングステン犠牲膜としての第１金属膜２０を形成した後、層間絶縁膜１１で被覆する。次に層間絶縁膜１１をＣＭＰ法で平坦化すると共にエッチングで第１金属膜２０を露出させ、さらにタングステン膜等の第２金属膜２２を堆積する。次に第２金属膜２２をＣＭＰ法で研磨し、再び第１金属膜２０を露出させた後、第１金属膜２０を除去する。次に第２層間絶縁膜１１と下部電極８ｃ上に絶縁材料の前駆体を含む液状材料を塗布し、熱処理を行って例えば強誘電体からなる容量絶縁膜を形成する。 （もっと読む）

【課題】実動作キャパシタとダミーキャパシタとが形成された半導体装置において、水素・水分、不均一なストレスによる実動作キャパシタの性能劣化を抑制し、ＦｅＲＡＭの寿命特性を向上する。
【解決手段】半導体基板１０上の実動作キャパシタ部２６の下部電極３０と強誘電体膜３２と上部電極３４を有する複数の実動作キャパシタ３６ａと、半導体基板１０上の実動作キャパシタ部２６の外側のダミーキャパシタ部２８の下部電極３０と強誘電体膜３２と上部電極３４を有する複数のダミーキャパシタ３６ｂと、複数の実動作キャパシタ３６ａ上の複数の配線４０と、複数のダミーキャパシタ３６ｂ上の配線４０を有し、ダミーキャパシタ３６ｂのピッチの実動作キャパシタ３６ａのピッチに対する比は、０．９〜１．１の範囲にあり、ダミーキャパシタ３６ｂ上の配線４０のピッチの実動作キャパシタ３６ａ上の配線４０のピッチに対する比は、０．９〜１．１の範囲にある。 （もっと読む）

【課題】半導体装置の構成材料の特性劣化を抑制しつつ、基板とゲート絶縁膜との界面の界面準位密度を効率的に低減することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法では、基板１００上に、ゲート絶縁膜１０２とゲート電極１０３とを含むトランジスタを形成する。さらに、基板１００上に１層の配線層１１０を形成する処理と、１層の配線層１１０を配線パターンに加工する処理を１回以上行うことにより、基板１００上に、１層以上の配線層１１３，１１５を含む配線構造を形成する。さらに、基板１００上に、１層以上の配線層１１３，１１５のうちの少なくとも１層の配線層１１０が配線パターンに加工された後に、基板１００上にマイクロ波を照射して基板１００のアニールを行う。 （もっと読む）

【課題】酸素にさらされても絶縁膜を形成しない材料からメモリセルキャパシタプレートを製造するための形成方法を提供する。
【解決手段】メモリセルキャパシタプレートの形成方法は、犠牲層を堆積する工程と、その犠牲層内に開口部を形成する工程とを含む。続いて、酸素にさらされても相当の導電性を維持する導電性料を含む電極材料層７０２を、犠牲層の上面に堆積し、開口部の少なくとも一部を充填する。次に、電極材料層７０２の一部を少なくとも犠牲層の上面と同じ略同じ高さにまで除去することによりメモリセルキャパシタプレートの上面を画定し、その後、犠牲層を除去する。 （もっと読む）