【課題】フォトリソグラフィにおける合わせずれに対して強い構造を持つ半導体集積回路装置を提供する。
【解決手段】周期的に配置された信号電極線ＢＬと、ワード線方向に、信号電極線ＢＬと同一周期で一列に配置された信号電極線コンタクト１３と、を備え、信号電極線ＢＬの側面は、第１絶縁材１４と、この第１絶縁材１４上に積層された第２絶縁材１５とに接しており、ワード線方向の断面において、信号電極線ＢＬの、信号電極線コンタクト１３に接する部分の径Ｄｂｔｍは、信号電極線ＢＬの最上面の径Ｄｔｏｐよりも狭い。 （もっと読む）

【課題】商業的に有用であるとともに、安価な不揮発性メモリ及びその製造方法を提供する。
【解決手段】不揮発性メモリ１０は、下部電極１４と、金属酸化物膜１５と、上部電極１６とがこの順に積層されて形成されており、下部電極１４と上部電極１６とに電気的パルスを印加すると、金属酸化物膜１５の抵抗が変化する。金属酸化物膜１５は、周期表第４族から第６族の金属元素のうち少なくとも一種の金属元素と、周期表第２族のうち少なくとも一種の添加金属元素と、を含んでおり、金属酸化物膜１５に含まれる全金属元素に対する添加金属元素の原子百分率は、０％よりも多く１０％以下である。 （もっと読む）

ＮＡＮＤメモリアレイアーキテクチャにおけるフロントサイド又はバックサイド電荷トラップゲートスタック構成におけるチャネル領域の上方又は下方に配置されたバンドエンジニアゲートスタックを有するデュアルゲート（又はバックサイドゲート）不揮発性メモリセルを利用する不揮発性メモリデバイス及びアレイが記述される。本発明の実施形態の浮遊ノードメモリセルの非対称的又は直接的トンネルバリアを有するバンドギャップエンジニアゲートスタックは、低電圧トンネリングプログラミング及び電子及びホールによる効率的消去を可能にし、一方で良好な電荷保持のための高電荷阻止バリア及びディープキャリアトラップサイトを維持する。メモリセルアーキテクチャは、減少された形状のワード線及び垂直選択ゲートの利用による改良された高密度メモリデバイス又はアレイも可能にする。 （もっと読む）

【課題】従来の相変化を利用したメモリセルは、セル面積が大きいという問題点
があった。
【解決手段】上記課題を解決すべく、本発明では縦型選択トランジスタを用いた
メモリセル構造及びその製造方法を提案する。
【効果】本発明によれば、従来DRAMに比べて面積の小さいメモリセルを実現でき
る。また、読み出し動作における消費電力を低減することができるともに、書き
込み動作においても低電力の相変化メモリを実現することができる。さらに、読
み出し動作の安定した相変化メモリを実現することができる。 （もっと読む）

【課題】ＦＲＡＭにおいて、メモリセルブロックサイズを大きくせずに、ビット線間ノイズとアレイノイズ、センスアンプ面積、動作時のアレイの消費電力を低減する。
【解決手段】トランジスタに強誘電体キャパシタを並列接続したメモリセルを複数個直列接続してセルブロックを構成し、行列状に配列してメモリセルアレイ１０を構成したＦＲＡＭにおいて、行方向に順次隣り合う４つのセルブロック（１０１〜１０４）毎に行方向一端側にセンスアンプ回路１４を配設し、４つのセルブロックは、各一端は対応してブロック選択トランジスタ（１２１〜１２４）を介して第１〜第４のビット線（／ＢＬ０、／ＢＬ１、ＢＬ０、ＢＬ１）に接続し、各他端は対応してプレート線（／ＰＬ０、ＰＬ０、ＰＬ１）に接続する。第１のビット線／ＢＬ０と第３のビット線ＢＬ０は第１のビット線対を成し、第２のビット線／ＢＬ１と第４のビット線ＢＬ１は第２のビット線対を成す。 （もっと読む）

【課題】半導体装置内の回路内に占める容量素子の面積を縮小させ、それら容量素子と有機メモリを搭載した半導体装置の小型化を図る事を課題とする。
【解決手段】有機メモリと、周辺回路に含まれ、有機メモリに用いられる有機化合物を含む層と同じ材料を誘導体とする容量素子を用いることを特徴としている。ここでいう周辺回路とは、共振回路、電源回路、昇圧回路、ＤＡコンバータや保護回路など、少なくとも容量素子を有する回路をいう。また、前記有機化合物を含む層と同じ材料層を誘電体とする容量素子の他に、同一基板上に、半導体を誘電体とする容量素子を設けてもよい。この場合、前記有機化合物を含む層と同じ材料層を誘電体とする容量素子と、前記半導体を誘電体とする容量素子は並列に接続されることが望ましい。 （もっと読む）

【課題】 ビット線の上層に比較的大きな電圧を供給するための配線を施しても、ビット線を保護して誤検出を防止できる集積回路装置及びそれを搭載する電子機器を提供すること。
【解決手段】 集積回路装置に設けられる表示メモリは、複数のワード線が形成される金属配線層には、メモリセルに第１の電源電圧を供給するための複数の第１の電源供給配線が形成され、複数のビット線ＢＬが形成される金属配線層には、複数のメモリセルに第２の電源電圧ＶＤＤを供給するための複数の第２の電源供給配線ＶＤＤＬが形成される。複数のビット線ＢＬの上層には複数のビット線保護用配線ＳＨＤが形成され、複数のビット線ＢＬの各々と複数のビット線保護用配線ＳＨＤの各々とは平面視で重なる領域を含む。複数のビット線保護用配線ＳＨＤの上層には、表示メモリ以外の回路に第３の電源電圧を供給するための第３の電源供給配線が形成されている。 （もっと読む）

【課題】 周辺回路領域のコンパクト化を図ることができ、チップサイズのコンパクト化を図ることができる不揮発性半導体装置を提供する。
【解決手段】 半導体基板１と、半導体基板１の主表面上に形成された複数のメモリセルを含むメモリセル領域と、半導体基板１の主表面上に形成され、メモリセル領域の周囲の領域からメモリセル領域内に達する活性領域３ａと、活性領域３ａ上に第１ゲート絶縁膜７１を介して形成された第１ゲート１２ａと、活性領域上３ａに形成され、第１ゲート絶縁膜７１より厚い第２ゲート絶縁膜７２を介して形成され、第１ゲート１２ａより狭い第２ゲート１３ｂとを備える。 （もっと読む）

【課題】ｐチャンネル型のメモリセルを用いて、従来のｎチャンネル型のＭＯＳメモリセルの電圧印加条件と反対の電圧印加条件を与えることにより、トンネル酸化膜の劣化を防止し、微細化が可能な不揮発性半導体記憶装置を提供する。
【解決手段】消去動作において、コントロールゲート電極７に−５〜−１２Ｖ程度の負電位を印加し、ソース領域２およびｎウェル１に５〜１２Ｖ程度の正電位を印加し、ドレイン領域を開放状態とすることにより、チャネル部８に正孔のチャネル層を形成する。この電位配置により、チャネル層とフローティングゲート電極５との間のトンネル酸化膜４に強電界が印加され、ＦＮトンネル現象により、フローティングゲート電極５から正孔のチャネル層へ電子が引き抜かれる。 （もっと読む）

【課題】無線通信を利用して動作する半導体装置の低消費電力化と高性能化を図ることを目的とする。
【解決手段】無線通信を利用して動作する半導体装置において、演算回路及び通信回路に加え状態制御レジスタを設ける。データの送受信時、すなわち動作磁界が変動する場合に消費電力の大きい演算回路の動作を停止し、動作磁界が変動しない場合に演算回路を動作させることができる。一方、動作磁界が変動する場合に、受信又は送信に最低限必要な機能を受信回路もしくは送信回路で実現することで大容量電源を必要としない。つまり、高度な演算処理を小規模な電源回路で実行することが可能である。このようにして、大規模回路を搭載した半導体装置に好適な構成で、高性能且つ低消費電力の半導体装置を提供できる。 （もっと読む）

【課題】有機層の上に電極を形成することは形成時の温度によっては有機層への影響があるため温度に制限があり、希望通りの電極を形成することができず素子の微細化を阻害している問題があった。
【解決手段】記憶素子の二端子として、２つの電極を同じ層に配置し、それらの間に有機化合物を含む層を設けた有機記憶素子の構造を提供する。２つの電極の間隔を狭めることによって、低電圧での書き込みを行うことが可能である。また、記憶素子の構造が簡素化され、記憶素子の占有面積を縮小することができる。 （もっと読む）

【課題】 回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置及びそれを搭載する電子機器を提供すること。
【解決手段】 集積回路装置２０は、複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも１画面分のデータを格納する表示メモリを含み、前記表示メモリは、その各々が複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、ワード線制御回路２４０と、をそれぞれ含む複数のＲＡＭブロック２００を含み、前記複数のＲＡＭブロック２００の各々は、前記複数のビット線ＢＬの延びる第１のＸ方向に沿って配置され、前記複数のメモリセルＭＣの各々は、短辺及び長辺を有し、前記複数のメモリセルＭＣの各々では、前記複数のビット線ＢＬは前記複数のメモリセルＭＣの前記長辺の延びる方向に沿って形成され、前記複数のワード線ＷＬは前記複数のメモリセルＭＣの前記短辺の延びる方向に沿って形成されている。 （もっと読む）

【課題】微細化に対して有利な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板の主表面中に設けられた第１絶縁膜２１と、前記第１絶縁膜上に設けられ前記第１絶縁膜の構成元素と所定の金属元素との化合物を主成分とし前記第１絶縁膜よりも比誘電率が高い第１高誘電体膜２２−１とを少なくとも備えたゲート絶縁膜１２と、前記ゲート絶縁膜上に設けられ、ＣｕまたはＣｕを主成分とするゲート電極１３と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソースまたはドレイン１５とを具備する。 （もっと読む）

【課題】 高速シリアル転送の信号品質を維持できる集積回路装置、電子機器の提供。
【解決手段】 集積回路装置は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向Ｄ１とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向Ｄ２とした場合に、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮを含む。回路ブロックＣＢ１〜ＣＢＮは、差動信号を用いたシリアルバスを介してデータ転送を行う高速インターフェース回路ブロックＨＢと、ＨＢ以外の回路ブロックとを含む。高速インターフェース回路ブロックＨＢは、回路ブロックＣＢ１〜ＣＢＮのうちの第Ｍ（２≦Ｍ≦Ｎ−１）の回路ブロックＣＢＭとして配置される。 （もっと読む）

【課題】半導体集積回路装置の素子分離溝の幅を微細化し、それによってＭＩＳＦＥＴを微細化可能にする。
【解決手段】基板１上に、素子分離領域によって周囲を囲まれた島状の平面パターンを有する複数の活性領域が配置され、各活性領域に半導体素子が形成された半導体集積回路装置を製造するために、まず、基板１上の活性領域となる部分に窒化シリコン膜１４を形成する。窒化シリコン膜１４の側壁にサイドウォールスペーサ１６を形成し、基板１をサイドウォールスペーサ１６に対して自己整合的にエッチングして、溝２を形成する。サイドウォールスペーサ１６を除去し、基板１を熱酸化して、活性領域の周辺部の基板１の表面をラウンド加工する。溝２の内部を含む基板１上に絶縁膜を形成し、その後に窒化シリコン膜１４の上方の絶縁膜を除去して、溝２の内部に絶縁膜が埋め込まれた構成の素子分離領域を形成する。 （もっと読む）

【課題】垂直ダイオードを有する集積回路素子が提供される。
【解決手段】前記集積回路素子は集積回路基板及び前記集積回路基板上の絶縁膜を具備する。前記絶縁膜を貫通するコンタクトホールが設けられる。前記コンタクトホールの下部領域内に垂直ダイオードが設けられ、前記垂直ダイオード上の前記コンタクトホール内に下部電極が設けられる。前記下部電極の下部面は前記垂直ダイオードの上部面上に位置する。前記下部電極は前記垂直ダイオードと自己整合される。前記下部電極の上部面は前記コンタクトホールの水平断面積よりも小さい面積を有する。前記集積回路素子の製造方法も提供される。 （もっと読む）

【課題】トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタを備える半導体装置を提供する。
【解決手段】半導体装置７は、半導体基板１および少なくとも１個のトレンチ型キャパシタ１０を具備する。半導体基板１には、少なくとも下部２ｂの内面が凹凸形状に形成されたトレンチ部２が表面から掘り下げられて少なくとも１箇所に形成されている。キャパシタ１０は、半導体基板１との間に容量絶縁膜８を挟んでトレンチ部２の内部に電極用導電体９の一部が設けられて形成されている。 （もっと読む）

【課題】８００℃未満の低温焼成によってもＢｉ系誘電体の結晶化薄膜を得ることができるＢｉ系誘電体薄膜形成用組成物とＢｉ系誘電体薄膜を提供する。
【解決手段】少なくともＳｒ、Ｂｉ、Ｔａおよびランタノイド系元素Ａの各金属または複合金属のアルコキシド、有機塩あるいは錯体を反応させることによって得られる化合物を含有させてＢｉ系誘電体薄膜形成用組成物を構成する。この組成物の塗膜を８００℃未満の低温で焼成することにより、下記一般式（１）
Ｓｒ_1-XＡβＢｉ_2+Y（Ｔａ_2-ZＮｂ_Z）Ｏ₉₊α・・・・・（１）
（式中、Ａは、ランタノイド系元素を表す。Ｘ、Ｙ、αは、それぞれ独立に０以上１未満の数を表し、Ｚは、０以上２未満の数を表し、βは、０．０９以上０．９以下の数を表す。）で表されるＢｉ系誘電体の結晶化薄膜を得る。 （もっと読む）

【課題】 小面積かつ高速なデータ読出が可能なＳＲＡＭセルを有する半導体記憶装置を提供する。
【解決手段】 本発明に係る半導体記憶装置は、トランジスタＱＮ１〜ＱＮ４およびトランジスタＭＮ１およびＭＮ２とで構成される。そして、トランジスタＱＮ３およびＱＮ４は非導通に設定される。これに伴い、トランジスタＱＮ１およびＱＮ４の組で対称な構造が形成される。また、トランジスタＱＮ３およびＱＮ２の組で対称な構造が形成される。サブスレッショルドリーク電流は互いの組で同じ値となるため２本の互いに相補のビット線の電位レベルは同じ値を維持する。 （もっと読む）

【課題】不純物拡散層をビットラインとする不揮発性半導体記憶装置において、ビットラインの低抵抗化により読み出し動作の高速化を実現できると共に微細化をも実現できるようにする。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１の上に行列状に且つ孤立して配置され、半導体基板１０１との間にゲート絶縁膜１０２をそれぞれ介在させて形成された複数のゲート電極１０３と、半導体基板１０１の上部における、複数のゲート電極１０３のうちの行方向に配置されたゲート電極同士の間の領域にそれぞれ形成されたビット線である複数の拡散層１０６とを有している。複数の拡散層１０６は、少なくともその上部に金属層又は金属のシリサイド層１０８を有している。 （もっと読む）