【課題】垂直ダイオードを有する集積回路素子が提供される。
【解決手段】前記集積回路素子は集積回路基板及び前記集積回路基板上の絶縁膜を具備する。前記絶縁膜を貫通するコンタクトホールが設けられる。前記コンタクトホールの下部領域内に垂直ダイオードが設けられ、前記垂直ダイオード上の前記コンタクトホール内に下部電極が設けられる。前記下部電極の下部面は前記垂直ダイオードの上部面上に位置する。前記下部電極は前記垂直ダイオードと自己整合される。前記下部電極の上部面は前記コンタクトホールの水平断面積よりも小さい面積を有する。前記集積回路素子の製造方法も提供される。 （もっと読む）

【課題】トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタを備える半導体装置を提供する。
【解決手段】半導体装置７は、半導体基板１および少なくとも１個のトレンチ型キャパシタ１０を具備する。半導体基板１には、少なくとも下部２ｂの内面が凹凸形状に形成されたトレンチ部２が表面から掘り下げられて少なくとも１箇所に形成されている。キャパシタ１０は、半導体基板１との間に容量絶縁膜８を挟んでトレンチ部２の内部に電極用導電体９の一部が設けられて形成されている。 （もっと読む）

【課題】８００℃未満の低温焼成によってもＢｉ系誘電体の結晶化薄膜を得ることができるＢｉ系誘電体薄膜形成用組成物とＢｉ系誘電体薄膜を提供する。
【解決手段】少なくともＳｒ、Ｂｉ、Ｔａおよびランタノイド系元素Ａの各金属または複合金属のアルコキシド、有機塩あるいは錯体を反応させることによって得られる化合物を含有させてＢｉ系誘電体薄膜形成用組成物を構成する。この組成物の塗膜を８００℃未満の低温で焼成することにより、下記一般式（１）
Ｓｒ_1-XＡβＢｉ_2+Y（Ｔａ_2-ZＮｂ_Z）Ｏ₉₊α・・・・・（１）
（式中、Ａは、ランタノイド系元素を表す。Ｘ、Ｙ、αは、それぞれ独立に０以上１未満の数を表し、Ｚは、０以上２未満の数を表し、βは、０．０９以上０．９以下の数を表す。）で表されるＢｉ系誘電体の結晶化薄膜を得る。 （もっと読む）

本発明は、接触プラグの行と平行な底板の行とを具えた半導体構造物を含む。このプラグのピッチは、底板のピッチのほぼ倍となる。本発明は、半導体構造物の形成方法を含む。接触プラグの第一の行および第二の行および第三の行に対してほぼ直交するような、複数の導電層が基板上に形成される。複数の導電層の内部に導電層のそれぞれを貫くようにして、開口部を蝕刻する。この開口部は、第一の接触プラグの行と第二の接触プラグの行との横方向の間に配置される。開口部を蝕刻した後に、複数の導電層に被せるように誘電体を堆積させてから、第二の導電性材料をこの誘電体の上に被せて堆積させる。本発明には、プロセッサと、このプロセッサと関連して動作するメモリとを含んだ電子システムが含まれる。こうしたメモリ装置は、倍ピッチにしたキャパシタを含んだメモリアレイを有する。 （もっと読む）

接地されたゲートを有する分離トランジスタが、第１のアクセストランジスタ構造と第２のアクセストランジスタ構造との間に形成され、メモリーデバイスのアクセストランジスタ構造間を分離する。一実施形態においては、アクセストランジスタ構造は、凹状アクセストランジスタである。一実施形態においては、メモリーデバイスは、ＤＲＡＭである。さらなる実施形態においては、メモリーデバイスは、４．５Ｆ２ＤＲＡＭセルである。 （もっと読む）

【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおいて、選択ゲートトランジスタの水平方向のゲート長を小さくできるようにする。
【解決手段】たとえば、メモリセルアレイは、マトリクス状に配置された複数のメモリセルユニットを備える。各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタＭＣを列方向に直列に接続したメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線ＢＬに接続され、他端が第２の選択ゲートトランジスタＳＧＳを介してソース線ＳＬに接続されている。選択ゲートトランジスタＳＧＳは、ゲート電極部ＧＥ２の一部が、シリコン基板１１の表面部に設けられた溝部１２内に埋め込まれている。 （もっと読む）

【課題】ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を提供すること。
【解決手段】制御ゲート（ＷＬ）は、インターゲート絶縁膜に接する第１の導電膜と、この第１の導電膜に電気的に接続される第２の導電膜と、を含む。第１スタックゲート構造と第２スタックゲート構造との間を絶縁する層間絶縁膜は、浮遊ゲート（ＦＧ）間、及び制御ゲート（ＷＬ）の一部分間を絶縁する第１の絶縁膜と、制御ゲート（ＷＬ）の他部分間を絶縁する第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜との間に設けられ、第１、第２の絶縁膜に対してエッチング選択比をとれる第３の絶縁膜と、を含む。 （もっと読む）

【課題】 電気抵抗の状態により情報を記憶・保持する記憶素子を用いた場合に、書込みと消去の処理が簡単にできるようにする。
【解決手段】 可変抵抗素子１と、可変抵抗素子１の両端に印加する電圧を制御するスイッチング素子としてのＭＯＳトランジスタ２と、可変抵抗素子１とＭＯＳトランジスタ２との間（又はＭＯＳトランジスタ２のドレイン側）に直列に接続された、非線形電流電圧特性を有する抵抗素子６とを備えるメモリセルとして構成した。また、このメモリセルを備えた記憶装置として構成した。かかる構成としたことで、書込み時と読出し時とで、ＭＯＳトランジスタのゲートに印加する電圧を等しくすることができる。 （もっと読む）

【課題】強誘電体記憶装置の微細化を達成する。
【解決手段】基板１０に形成されたトランジスタ部分５０と、第一の層間膜６０を介して上部に形成され、トランジスタ５０のチャネル長方向に電極１００間をむすぶ方向が沿うように配置された強誘電体キャパシタとを備え、前記強誘電体膜９０の形成時に犠牲膜による溝を利用することにより、キャパシタの電極１００間の距離をリソグラフィーによる加工寸法以下に微細化することが可能となる。 （もっと読む）

【課題】 補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させる。
【解決手段】 フラッシュメモリの補助ゲート配線上に窒化シリコンを主体とする材料で形成されたキャップ絶縁膜３において、ワード線ＷＬの隣接間のキャップ絶縁膜３の厚さを、ワード線ＷＬと補助ゲート配線ＡＧＬとの間のキャップ絶縁膜３の厚さよりも薄くする。これにより、斜め方向に隣接するビット間に寄生する容量を低減できるので、メモリセルのしきい値電圧の変動を抑制または防止することができる。したがって、補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させることができる。 （もっと読む）

【課題】 記憶層の耐圧を充分に確保することを可能にすると共に、初期化動作に必要な電圧値を低く抑えることが可能な構成の記憶素子を提供する。
【解決手段】 第１の電極と第２の電極との間に、記憶層４が挟まれて構成され、この記憶層４が、絶縁性或いは半絶縁性であり、記憶層４に接して金属元素を含有する層が設けられ、第１の電極と第２の電極間に電圧を印加することにより、記憶層４の抵抗値が変化する構成であり、記憶層４が厚さ方向において不連続に金属元素４１が含有されている記憶素子を構成する。 （もっと読む）

【課題】 より高密度にフューズを配置することを可能にする半導体記憶装置を提供する。
【解決手段】 下層基板１００と、下層基板１００上に形成された中間絶縁膜２０２と、下層基板１００上に形成された下層配線層２０１−１と、中間絶縁膜２０２上に形成された上層フューズ２０４−１と、下層配線層２０１−１と上層フューズ２０４−１とを電気的に接続するコンタクト配線２０３−１とを含む配線パターンと、下層基板１００上に形成された下層配線層２０１−２と、中間絶縁膜２０２上に形成され且つ上層フューズ２０４−１と幅方向において重ならない領域（照射領域ＬＳ）を互いに有する上層フューズ２０４−２と、下層配線層２０１−２と上層フューズ２０４−２とを電気的に接続するコンタクト配線２０３−２とを含み、上記の配線パターンと所定の距離ａを離間して隣り合う配線パターンとを有する。 （もっと読む）

【課題】メモリセルが備えるキャパシタの電荷リークを抑制することができ、且つ、キャパシタの有効面積を増大させると共にその容量値のばらつきを抑制する。
【解決手段】ＳＯＩ層３には分離トレンチ４０が形成されており、その中には分離絶縁膜４が形成される。分離絶縁膜４には、分離トレンチ４０の内壁を露出する開口部４１が形成されており、当該開口部４１は絶縁層２にまで達している。キャパシタ１０２の下部電極（不純物拡散層２４）並びに誘電体層２１は、開口部４１に露出した分離トレンチ４０の内壁に延在し、上部電極２２の少なくとも一部は開口部４１に埋め込まれる。 （もっと読む）

【課題】 面積が小さい磁気ランダムアクセスメモリを提供する。
【解決手段】 磁気ランダムアクセスメモリは、内部の磁化方向に応じて情報を記憶する複数のメモリセル１を含む。第１書き込み線２は、第１延在部２ａ、第２延在部２ｂ、第１接続部２ｂを含む。第１延在部は、第１方向に沿い、第１端および第２端を有する。第２延在部は、第１方向に沿い、第１端および第２端とそれぞれ同じ側の第３端および第４端を有する。第１接続部は、第１端と第３端とを接続する。第２書き込み線３は、第１書き込み線と共に複数のメモリセルの１つを挟む。第１書き込み線に電流を流す複数の第１周辺回路４は、第２端および第４端の一方または両方と、第１接続部と、に接続される。 （もっと読む）

【課題】セル大きさの増大を防止できる相変化記憶素子及びその製造方法を提供すること。
【解決手段】相変化記憶素子は、相変化セル領域２５及び電圧印加領域２４を有する半導体基板２１と、半導体基板２１上に形成された第１酸化膜２６、窒化膜２７及び第２酸化膜２８と、第１酸化膜２６、窒化膜２７及び第２酸化膜２８に隣接して相変化セル領域に形成された第１プラグ３２と、第１酸化膜２６及び窒化膜２７に隣接して電圧印加領域に形成された第２プラグ３３と、第２プラグ３３上に形成された導電ライン３４と、第１プラグ３２、導電ライン３４及び第２酸化膜２８上に形成された第３酸化膜３５と、第３酸化膜３５に隣接し、第１プラグ３２と直接コンタクトするように第１プラグ３２の上に形成されたプラグ形状の下部電極３７と、下部電極３７上にパターン形状で形成された相変化膜３８及び上部電極３９とを備える。 （もっと読む）

【課題】 負荷容量のアンバランスを軽減でき、さらには実装面積を削減できる半導体装置を提供する。
【解決手段】 半導体装置は、拡散領域Ａ１と、ゲートＧ１と、拡散領域Ａ２と、ゲートＧ２と、拡散領域Ａ３とで２個のトランジスタを構成する第１回路１と、拡散領域Ｂ１と、ゲートＧ１と、拡散領域Ｂ２と、ゲートＧ２と、拡散領域Ｂ３とで２個のトランジスタを構成する第２回路２とを備える。拡散領域Ａ１とＢ３、拡散領域Ａ２とＢ２、拡散領域Ａ３とＢ１とを接続、または拡散領域Ａ１とＡ３とＢ２、拡散領域Ａ２とＢ１とＢ３を接続して使用すると、製造過程で拡散層とゲートの位置関係がずれたとしても、負荷容量のアンバランスが生じることがない。 （もっと読む）

【課題】ヒューズを切断するか否かで回路状態を設定することなく、不良メモリセルを冗長メモリセルに簡単に置換することができる半導体装置を提供する。
【解決手段】半導体装置は、複数のメモリセルおよび冗長メモリセルを含むメモリを搭載する。選択信号に応じて、メモリセルの不良ビットを冗長メモリセルに置換するか否かを制御する冗長セルセレクタと、選択信号とグランドとの間に接続されたプルダウン抵抗とを備える。選択信号は接続パッドに接続され、接続パッドは、選択信号の電位に応じて、オープン状態とされているか、もしくは電源ピンにボンディングされている。 （もっと読む）

【課題】素子分離溝の幅を微細化し、それによってＭＩＳＦＥＴを微細化できる半導体集積回路装置を提供する。
【解決手段】基板１の主面上に、素子分離溝２によって周囲を囲まれた島状の平面パターンを有する複数の活性領域が、第１方向にそれぞれ間隔をおいて配置され、複数の活性領域のそれぞれに半導体素子が形成されている。素子分離溝２によって周囲を囲まれた活性領域は、周辺部に、凸状の丸みが付いた凸状部を有しており、第１方向における活性領域の幅ａと、活性領域同士の間の間隔ｂとの和を、第１方向における最小ピッチとすると、第１方向における活性領域の幅ａは最小ピッチの１／２よりも大きく、間隔ｂは最小ピッチの１／２よりも小さい。この最小ピッチは、フォトリソグラフィ技術の解像限界に基づいて予め決まっている最小加工寸法の２倍である。 （もっと読む）

【課題】 半導体装置の製造方法を提供する。
【解決手段】 半導体素子の製造方法であって、（ａ）少なくとも二つのディープトレンチコンデンサ２０８を内部に有すると共に、前記ディープトレンチコンデンサ２０８の上部が露出する基板２００を提供する工程と、（ｂ）前記ディープトレンチコンデンサ２０８の前記基盤２００上に露出している部分の側壁を取り囲むスペーサ２２６を形成する工程と、（ｃ）前記ディープトレンチコンデンサの上面と前記スペーサ２２６とをマスクとして用いた前記基板２００のエッチングにより、凹部２２８を前記基板に形成する工程と、（ｄ）前記凹部２２８内に凹型ゲート２３２を形成する工程とを含んで構成される。 （もっと読む）

【課題】高集積化可能で、電源を切ってもオン状態およびオフ状態のうちいずれか一方の状態を保持し、オン状態での抵抗値が低く、さらに上記いずれか一方の状態に再プログラムが可能なスイッチング素子を提供する。
【解決手段】電気化学反応に用いられる金属イオンが伝導するためのイオン伝導体１４と、イオン伝導体１４に接して、所定の距離だけ離れて設けられたソース電極１１およびドレイン電極１２と、オン状態に遷移させる電圧が印加されるとソース電極１１およびドレイン電極１２の間に金属イオンによる金属を析出させてソース電極１１およびドレイン電極１２を電気的に接続し、オフ状態に遷移させる電圧が印加されると析出した金属を溶解させてソース電極１１およびドレイン電極１２の電気的接続を切るための、イオン伝導体１４に接して設けられたゲート電極１３とを有する。 （もっと読む）