【課題】チップ面積の低減および電気特性の改善の少なくとも一方を実現できるメモリ回路構造５０を提供する。
【解決手段】トランジスタをそれぞれ含む複数のメモリセルをマトリックス状に配置する。上記マトリックスの行における、メモリセルの各トランジスタの各制御電極に各ワード線ＷＬ１、ＷＬ２を配置する。上記マトリックスの列における、メモリセルの各トランジスタの各端子電極に各ビット線ＢＬ１、Ｗ１を配置する。スイッチング素子ＴＳ１ａを、上記列毎に配置する。上記スイッチング素子ＴＳ１ａは、上記の同一の列に位置する２つの各ビット線ＢＬ１、Ｗ１同士を電気的に断接できるようになっている。上記スイッチング素子ＴＳ１ａにより、メモリ回路構造５０における、チップ面積を低減および／または電気特性を改善できる。
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ダイまたはチップの基板（１１）内のドレイン電極（１７）の上方に形成されたドープシリコンブロックまたは島は、チャネル（２１、２３、２５）の所望の長さに対応する高さを有する。ソース電極（２７）がシリコン島の上方に形成され、上方からのコンタクト（４１）が可能となる。上方からのコンタクト（４３）もＬ字型のコントロールゲート（３３、３５）および表面下のドレインとなされる。作られる縦型トランジスタに対し、ソース、ゲートおよびドレイン用の水平方向のコンタクトのアレイが形成される。ゲートとチャネルとの間の層（２９）内にナノ結晶（３１）を組込んだ場合、不揮発性フローティングゲートトランジスタが形成され得る。ナノ結晶層がなければ、ＭＯＳまたはＣＭＯＳトランジスタが形成される。
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【課題】マルチビット及びマルチレベル不揮発性メモリ素子、その動作方法及び製造方法を提供する。
【解決手段】フィンの両側壁にスペーサ形態にそれぞれ形成された一対のゲート電極と、ゲート電極と半導体基板との間にそれぞれ形成された一対のストレージノードと、を備える不揮発性メモリ素子である。ゲート電極は、相互に離隔されてフィンにそれぞれ形成されたソース及びドレインを共有する。チャンネル領域は、ソース及びドレイン間のフィンの両側壁の表面領域にそれぞれ形成される。 （もっと読む）

本発明は、ビット線構造およびその製造方法に関する。この方法では、分離トレンチ（Ｔ）は、導電性レンチ充填層（５）によって、第２コンタクト部（ＫＳ）と第２コンタクト部（ＫＳ）に隣接する第１コンタクト部（ＫＤ）との少なくとも付近が充填されている。上記導電性レンチ充填層（５）は、埋め込み接触バイパス線を得るために、第２コンタクト部（ＫＳ）に隣接する第１不純物領域（Ｄ）を相互連結している。
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本発明は、相変化メモリセルに関するものである。相変化メモリセルは、第１薄層スペーサと第２薄層スペーサとを有している。この第１薄層スペーサは、サブリソグラフィック寸法を規定し、第１電極と電気的に接続している。また、第２薄層スペーサは、サブリソグラフィック寸法を規定し、第２電極と、第１薄層スペーサとの間を電気的に接続している。そして、第１薄層スペーサが第２薄層スペーサに電気的に接続された境界領域に相変化メモリセルが形成されている。
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【課題】２つのバイポーラトランジスタを用いたアンチヒューズにおいて、書込み電圧を低減する。
【解決手段】第１エミッタ電極8と、第１ベース電極6と、第１コレクタ電極7とを第１領域の上方に有する第１トランジスタQ1を具備し、第１ベース電極6と第１ベース領域の間を接続するベース引出しポリシリコン9は、第１領域の外に設けられる第２領域の上方を通過させ、抵抗値を付加する。 （もっと読む）

【課題】記憶密度を増大化できるメモリデバイスを提供する。
【解決手段】仮想接地ＮＡＮＤ構造内に、電荷トラップ多ビットメモリセルのアレイを配置する。上記メモリセルは、電子をメモリ層へとファウラー−ノルドハイムトンネリングすることによって消去される。書き込み動作は、ホット正孔注入によって行われる。書き込み電圧は、１つのビット線によって、２つのＮＡＮＤチェインへ直列に印加される。プログラムされる上記メモリセル側にある次に続くビット線は浮遊電位に保持されていて、一方、他方の側にあるビット線は抑制電圧に設定される。この抑制電圧は、プログラムされない、アドレス指定されたメモリセルのプログラム障害を抑制するために供給される。上記電荷トラップメモリセルの仮想接地ＮＡＮＤ構造は、記憶密度を増加させることができる。 （もっと読む）

【課題】漏れ電流特性に優れ、コンケーブ構造を含む種々のキャパシタで採用可能であり、且つ、高い誘電率を得ることができるナノ複合体の誘電膜、その誘電体を有するキャパシタ及びその製造方法を提供すること。
【解決手段】キャパシタ用誘電膜は、ＨｆＯ_２と少なくともＨｆＯ_２の比誘電率と同じ比誘電率を有する誘電膜(ＺｒＯ_２、Ｌａ_２Ｏ_３またはＴａ_２Ｏ_５の中から選択される誘電率が２５〜３０であり、バンドギャップエネルギーが４.３〜７.８)がナノ複合体の形態で混合されたナノ複合体の誘電膜を含むことによって、相対的に薄い厚さでも誘電率の損失なしに漏れ電流特性を確保しながら高い誘電率を有するキャパシタを製造することができる効果がある。 （もっと読む）

【課題】ＭＲＡＭのディスターブ耐性の向上。
【解決手段】磁気メモリは、磁気抵抗素子を有するメモリセル１０と、そのメモリセル１０に情報を書き込む際の書き込み磁場を生成する書き込み電流が流れる書き込み配線１００と、その書き込み配線１００のメモリセル１０に対向する対向面ＦＳを除く面の少なくとも一部を覆う強磁性体膜１２０と、バイアス磁場印加部１３０とを備える。バイアス磁場印加部１３０は、書き込み配線１００の長手方向（Ｘ）に沿った第１成分を含むバイアス磁場を、強磁性体膜１２０に印加する。その第１成分の正負符号は、強磁性体膜１２０のうち少なくともメモリセル１０とオーバーラップするオーバーラップ領域ＲＯにおいて、一様である。 （もっと読む）

【課題】 チップの主面内のパターンの解像度を向上させる。
【解決手段】 チップを含む半導体ウエハの半導体基板１の主面上にキャップ膜を形成した後、チップ内のメモリ領域Ｍにキャップパターン１５ａを形成するための露光、現像およびエッチング処理と、チップ内においてメモリ領域Ｍから離れた空き領域Ｅにキャップパターン１５ｂ１を形成するための露光、現像およびエッチング処理とをそれぞれ別々に行う。これにより、メモリ領域Ｍおよび空き領域Ｅの各々に合った条件で露光および現像等を行うことができるので、チップの主面内のパターンの解像度を向上させることができる。 （もっと読む）

【課題】工程が簡単で、再現性が高く、リフラッシュが可能なフラッシュ素子をＳＯＩ基板を用いて製作する方法を提供し、フラッシュ素子の大きさを小型に製作するために、ＳＯＩ基板を用いて製作する方法を提供する。
【解決手段】本発明に係わるＳＯＩ基板上に形成されたフラッシュブロックでバックバイアスを用いてフラッシュブロックを消去できるフラッシュメモリ素子の製作方法は、ＳＯＩ基板上にフラッシュブロックが形成されるステップ及びＳＯＩ基板の下面にボディー電極が形成されるステップとを含む。 （もっと読む）

【課題】 ワード線断線故障が発生した場合の歩留まり低下を抑えて歩留まりを改善することができる半導体記憶装置を提供する。
【解決手段】 ワード線ＷＬ１，ＷＬ２は異なる配線層に形成される金属配線である。ワード線ＷＬ１とワード線ＷＬ２とは複数の接続部ＣＮ１〜ＣＮＭにより電気的に接続される。ワード線ＷＬ１，ＷＬ２のうちの一方のワード線が断線しても、接続部ＣＮ１〜ＣＮＭのいずれかを介して他方のワード線から電位が与えられる。また、ワード線ＷＬ１，ＷＬ２が異なる配線層に形成されているので２本のワード線がともに断線する可能性が低くなる。よって断線故障による動作不良が生じにくくなるので歩留まりを向上することができる。 （もっと読む）

【課題】 的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】 下地領域（１３，１５，１６）上に第１のマスクパターン（２１ａ，２１ｂ）を形成する工程と、下地領域上に、第１のピッチで配置された複数のダミーラインパターン（２１ｃ）を形成する工程と、ダミーラインパターンの両長側面に形成された所定マスク部分を有する第２のマスクパターン（２５ｃ）を形成する工程と、ダミーラインパターンを除去する工程と、第１のマスクパターン及び所定マスク部分をマスクとして用いて下地領域をエッチングする工程と、を備える。 （もっと読む）

【課題】信号ピンが基準として電源ピンを用いることによって生じるノイズの増加を抑えるメモリモジュールを提供する。
【解決手段】メモリモジュール（１０４、１０６）は、支持基板と、支持基板上に取り付けられる複数のメモリデバイス（１２２、１２４）と、支持基板上で所定の配列を有するピン（ＰＦ、ＰＲ）とを備え、ピン（ＰＦ、ＰＲ）は、電源ピン、グラウンドピン及びメモリデバイスに接続される信号ピンから構成され、ピン（ＰＦ、ＰＲ）の所定の配列では、信号ピンの各々は基準としてグラウンドピンを利用し、電源ピンとグラウンドピンとの間の電気抵抗を下げるために、電源ピンの各々はグラウンドピンに隣接していることを特徴とする。 （もっと読む）

【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。 （もっと読む）

【課題】 不揮発記憶保持用途の電界効果トランジスタと、論理演算用途の電界効果トランジスタの製造工程を別々に設けることなく前記２用途の電界効果トランジスタを同一半導体基板上に同一構造に作製できるようにする。
【解決手段】 ゲート絶縁構造体12に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタで半導体集積回路のメモリ回路とロジック回路の両方を構成し、ゲート絶縁構造体に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタのゲート-基板領域間に印加する電圧の大きさと印加タイミングを制御することによって、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替える。 （もっと読む）

【課題】書き込み電圧を低減でき、微細化に有利な半導体集積回路装置およびその書き込み方法を提供する。
【解決手段】半導体集積回路装置は、マトリクス状に設けられ、それぞれが浮遊ゲートと制御ゲートとを有する複数のメモリセルトランジスタＭＴを備えたメモリセルアレイ１３と、前記メモリセルアレイの周辺に配置され、電流経路の一端が選択制御ゲートに接続された第１高耐圧系トランジスタＴＲ３と、電流経路の一端が前記選択制御ゲートに隣接する第１非選択制御ゲートに接続され、前記第１非選択制御ゲートに前記メモリセルトランジスタの電流経路が導通する程度の中間電圧を印加して、前記選択制御ゲートと前記第１非選択ゲートとの間に生じた第１容量カップリングにより、前記選択制御ゲートに印加された電圧を書き込み電圧まで上昇させる第２高耐圧系トランジスタＴＲ２とを備えた高電圧系回路領域１２とを具備する。 （もっと読む）

【課題】フォトリソグラフィの解像度を超えるサイズのコンタクトを多様な形態で製作できる微細コンタクトを備える半導体素子及びその製造方法を提供する。
【解決手段】層間絶縁膜を貫通して導電領域と連結され、層間絶縁膜の最上層に層間絶縁膜とエッチング選択比が異なる第１スペーサにより取り囲まれた第１コンタクト、及び導電領域に連結され、第１コンタクトと共に第１方向に配列されつつ第１スペーサの間に埋め込まれる第２コンタクトを備える半導体素子である。これにより、層間絶縁膜内に形成されたホール形態のコンタクトホールの両側壁を覆うスペーサを利用してコンタクトのピッチを１／２に減らせ、第１方向と垂直な第２方向の層間絶縁膜に第３コンタクトを形成することによって、多様な配列を有するコンタクトを形成できる。 （もっと読む）

【課題】 素子分離領域上へのフローティングゲート電極の張り出しを無くすことで素子の微細化を図ると共に、所望のカップリング比を得ることが可能な半導体装置を提供する。
【解決手段】 第１の多結晶シリコン膜５は、その上部５ａが下側から上側にかけて先細り形状（テーパ部５ａａ）に形成されている。第１の多結晶シリコン膜５の上部５ａのテーパ部５ａａの側部に形成された素子分離絶縁膜１１をドライエッチング処理で除去できる。 （もっと読む）

【課題】 キャパシタが埋め込まれるトレンチの間隔に余裕を持たせることができる半導体装置を提供する。
【解決手段】 メモリセルＭＣ１，ＭＣ２は、トレンチ７に埋め込まれたキャパシタを有する。トレンチ７は、面方位｛１００｝の表面を有する半導体基板に形成される。トレンチ７の横断面は長方形である。トレンチ７の横断面は、ワード線ＷＬの延びる方向に対して同じ向きに傾いている。 （もっと読む）