【課題】抵抗変化層をストレージノードとして備えるメモリ素子の単位セル面積を４Ｆ^２未満に減らせるメモリ素子の製造方法を提供する。
【解決手段】下部膜上に半導体層４４ａ、４６，４８、抵抗変化層５０及び第１物質層を順次積層し、第１物質層に抵抗変化層５０が露出されるストライプ状の第１ホールを形成し、第２物質層で第１ホールの側壁に第１スペーサ５８ａを形成し、第１ホールを、第１スペーサ５８ａを覆う第３物質層で満たし、第１物質層を除去し、第１スペーサ５８ａの側面に第４物質層で第２スペーサ６６ａを形成し、第３物質層を除去し、第１スペーサ５８ａ及び第２スペーサ６６ａをマスクとして使用して、抵抗変化層５０を含む第２積層物に下部膜が露出されるストライプ状の第２ホール９０を形成するメモリ素子の製造方法である。 （もっと読む）

【課題】 情報を抵抗値の違いとして記憶することができ、且つトランジスタのコンダクタンス変化によって抵抗の変化を確実に読み出すことができ、低電圧動作と高集積化を可能にする。
【解決手段】 情報を抵抗値の違いとして記憶する半導体メモリ素子において、ＭＩＳトランジスタ１０と、ＭＩＳトランジスタ１０のゲートと第１の電源端との間に接続され、通電量又は通電方向によって抵抗値が変化し、且つ通電を停止しても変化した抵抗値が保持される２端子の抵抗変化素子２０と、ＭＩＳトランジスタ１０のゲートと第２の電源端との間に接続された固定抵抗素子３０とを備えた。 （もっと読む）

【課題】７０ｎｍ以下の金属配線を有する次世代ＤＲＡＭで要求される容量、良好な漏れ電流特性を確保できるキャパシタ及びその製造方法を提供すること。
【解決手段】ストレージ電極１５及びプレート電極１７間のキャパシタの誘電膜１６として、Ａｌ_２Ｏ_３／ＺｒＯ_２、ＺｒＯ_２／Ａｌ_２Ｏ_３、（ＺｒＯ_２／Ａｌ_２Ｏ_３）_ｎ（２≦ｎ≦１０）、（Ａｌ_２Ｏ_３／ＺｒＯ_２）_ｎ（２≦ｎ≦１０）、ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２の３重膜構造、窒化されたＺｒＯ_２薄膜の単一膜、窒化Ａｌ_２Ｏ_３薄膜と窒化されたＺｒＯ_２薄膜との２重膜、Ａｌ_２Ｏ_３薄膜と窒化されたＺｒＯ_２薄膜との２重膜、又は、ＺｒＯ_２薄膜、Ａｌ_２Ｏ_３薄膜及び窒化されたＺｒＯ_２薄膜の３重膜を採用し、また、バンドギャップエネルギーの大きいＺｒＯ_２（Ｅｇ＝７．８ｅＶ、ε＝２０〜２５）薄膜及び熱安定性に優れたＡｌ_２Ｏ_３（Ｅｇ＝８．７ｅＶ、ε＝９）薄膜からなる多重誘電膜構造を有する。 （もっと読む）

【課題】 フォトリソグラフィー工程を削減するとともに、短チャネル効果によるサブスレッショルド電流を抑制する。
【解決手段】 フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２及び半導体基板１００をパターニングすることにより、半導体基板１００に達するゲートトレンチを活性領域１０６に形成する。次に、ゲートトレンチ内にゲート電極１１４を形成した後、シリコン窒化膜１０２を除去し、これにより形成されたコンタクトホール内にコンタクトプラグを埋め込む。これにより、拡散層コンタクトパターンが不必要となるとともに、活性領域を縮小することが可能となる。しかも、ゲート電極１１４がゲートトレンチ内に埋め込まれていることから、ゲート長が拡大され、サブスレッショルド電流を抑制することが可能となる。 （もっと読む）

【課題】 縮小化されたセル面積でも大きな静電容量を有するキャパシタを得る。
【解決手段】 メモリセルの製造工程において、下部電極となる多結晶シリコンをフッ酸と酸化剤とを含むエッチング液で洗浄して、その表面を粗面化されて表面積を増大する。 （もっと読む）

本発明は、制御ゲート電位のノードと、ドレイン、ソース、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラム可能なノードに接続されると共に、第２のプログラム可能なノードに接続されたドレイン、第１のフローティングゲートフラッシュメモリトランジスタのフローティングゲートに接続されたフローティングゲート、制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを有するプログラム可能な相互接続セル切り替え回路構造を備え、それによって、第１のフローティングゲートフラッシュメモリトランジスタのソースまたはドレインが、プログラム動作の間、セルの外でアースに接続されることを必要とする。
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【課題】ＤＲＡＭの容量素子の下部電極上に形成した誘電体膜を酸素雰囲気中で熱処理する際、下部電極を透過した酸素がバリア層を酸化して、高抵抗、低誘電率の酸化物層を形成する不具合を防止する。
【解決手段】溝２７を形成した後、溝２７から露出するプラグ２２の表面にＲｕシリサイド層２５を形成し、そのＲｕシリサイド層２５の表面にＲｕシリコンナイトライド層２６を形成する。続いて、溝２７の内部に下部電極２８を形成した後、その上部に誘電体膜２９を形成し、酸素を含む雰囲気中で誘電体膜２９を熱処理する。その後、誘電体膜２９の上に上部電極３０を形成する。これにより、誘電体膜２９を形成する工程で行われる酸素雰囲気中での高温熱処理の際に、Ｒｕシリコンナイトライド層２６が犠牲的に酸化されてＲｕシリコンオキシナイトライドとなり、Ｒｕシリサイド層２５の酸化の進行を防止できる。 （もっと読む）

【課題】安定でかつ信頼性の高い不揮発性半導体メモリを形成する。
【解決手段】ｐ型シリコン半導体基板１５に溝１３ａ，１３ｂを形成し、この溝１３ａ，１３ｂ底面部に、不純物拡散層１２ａ，１２ｂを形成する。このようなｐ型シリコン半導体基板１５上に、シリコン酸化膜からなる第１絶縁膜１６ａ、シリコン窒化膜からなる電荷捕獲膜１６ｂ、およびシリコン酸化膜からなる第２絶縁膜１６ｃが順に積層された３層構造のゲート絶縁膜１６が形成される。このゲート絶縁膜１６上に、ゲート電極１１が形成される。ここで、溝１３ａ，１３ｂによって形成された凸部１４は、不揮発性半導体メモリ１０のチャネル領域となる。この不揮発性半導体メモリ１０では、素子が微細化されても、その実効的なチャネル長が確保されるので、安定で、高い信頼性を実現できる。 （もっと読む）

【課題】面積抵抗ＲＡの大幅な増大を招くことなく、高いＭＲ変化率を有する磁気抵抗効果素子を製造できる方法を提供する。
【解決手段】磁化方向が実質的に一方向に固着された磁化固着層と、磁化方向が外部磁界に対応して変化する磁化自由層と、前記磁化固着層と前記磁化自由層との間に設けられた絶縁層及び前記絶縁層を貫通する電流パスを含むスペーサ層と、を有する磁気抵抗効果素子において、前記スペーサ層の下側に位置する前記磁化固着層または前記磁化自由層は膜厚方向に延びる粒界によって分離された結晶粒を含み、前記結晶粒の一端の面内方向位置を０とし、前記結晶粒の他端に隣接する粒界の面内方向位置を１００としたとき、前記電流パスは面内方向位置が２０以上８０以下の範囲内にある領域上に形成されている。 （もっと読む）

【課題】 素子分離領域に埋込み形成される導電材に電位を与えるための専用のコンタクトを必要とすることなくチップ面積の縮小化を図りながらゲート電極の容量を形成することでソフトエラー対策を施すことができるようにする。
【解決手段】 トレンチ２の側溝部２ｂにゲート絶縁膜として第１のシリコン酸化膜３を介して多結晶シリコン膜６を埋込みながらゲート電極配線６としても機能させ、素子分離領域Ｓに埋込み形成される多結晶シリコン膜６およびＮウェルＮｗを両電極としてキャパシタＣ１を構成する。 （もっと読む）

【課題】安定でかつ信頼性の高い不揮発性半導体メモリを形成する。
【解決手段】ｐ型シリコン半導体基板６５への不純物導入後に溝６３を形成し、この溝６３を形成する凸部６４ａ，６４ｂに、不純物拡散層６２ａ，６２ｂを形成する。このようなｐ型シリコン半導体基板６５上に、シリコン酸化膜からなる第１絶縁膜６６ａ、シリコン窒化膜からなる電荷捕獲膜６６ｂ、およびシリコン酸化膜からなる第２絶縁膜６６ｃが順に積層された３層構造のゲート絶縁膜６６が形成される。このゲート絶縁膜６６上に、ゲート電極６１が形成される。ここで、ｐ型シリコン半導体基板６５の溝６３の部分は、不揮発性半導体メモリ６０のチャネル領域となる。この不揮発性半導体メモリ６０では、素子が微細化されても、その実効的なチャネル長が確保されるので、安定で、高い信頼性を実現できる。 （もっと読む）

【課題】セルアレイの増大なく、ビット線ツイスト構造を実現する。
【解決手段】本発明の例に関わる半導体メモリは、第１及び第２ビット線ＢＬ０，ｂＢＬ０と、第１カラム０１内に配置される第１セルブロックＢＫと、第１ビット線ＢＬと第１セルブロックＢＫとの間に接続される第１ブロックセレクトトランジスタＢＳＴと、第２カラム０２内に配置される第２セルブロックＢＫと、第２ビット線ｂＢＬと第２セルブロックＢＫとの間に接続される第２ブロックセレクトトランジスタＢＳＴとを備える。第１及び第２ビット線ＢＬ，ｂＢＬは、ビット線ツイスト構造を有し、かつ、第１及び第２ビット線ＢＬ，ｂＢＬの入れ替えは、ブロックセレクタ領域ＢＳで行われる。 （もっと読む）

【課題】微細化を実現しつつリーク電流を抑制することができ、かつ、多くの容量を保持することができるＤＲＡＭ混載半導体装置を提供する。
【解決手段】本発明の半導体記憶装置のキャパシタは、ストレージノードホール９の底面を覆い、側面を第２の層間絶縁膜８の上面の高さよりも低い高さまで覆う下部電極１０と、下部電極の上を覆う容量絶縁膜１１と、容量絶縁膜１１の上を覆う上部電極１２とを備える。この構造では、ビット線コンタクト１４を形成するための開口１７がずれてキャパシタにまで達しても、容量が蓄積される部分の容量絶縁膜が露出することがない。そのため、リーク電流の発生を抑制することができる。また、ストレージノードホール９と開口１７との間にマージンを設ける必要がないので、微細化を実現することができると共に、メモリセルサイズが一定のままで保持できる容量を多くすることができる。 （もっと読む）

【課題】 相変化メモリ素子を高集積化して十分な書込み電流を確保し、平面レイアウトや動作制御の面において有利な相変化メモリを提供する。
【解決手段】 本発明の不揮発性半導体記憶装置は、複数のワード線３と複数のビット線４がマトリクス状に配列され、ワード線３とビット線４の各交点に設けられた選択トランジスタ１と、一端が選択トランジスタ１に共通に接続されるとともに他端がそれぞれ異なる素子選択線５に接続され、情報の書込みと読出しが可能な所定数のメモリ素子２からなるメモリ素子群とを備える。制御対象の選択トランジスタ１を介して、メモリ素子群の中から選択されたメモリ素子２に接続された素子選択線５を経由して所定の電流を供給することにより、選択されたメモリ素子２に対する書込み動作と読出し動作を制御する。そして、半導体基板上では素子選択線５がビット線４と平行に配置されている。 （もっと読む）

【課題】 記憶素子に流す電流の極性を変えなくても情報の記録を可能にすることにより、構造を簡素化することができるメモリを提供する。
【解決手段】 記憶層５に対して中間層４を介して磁化固定層３が設けられ、記憶層５に対して、非磁性層６を介して、磁化の向きが積層方向にほぼ固定されている駆動層７が設けられ、積層方向に電流を流すことにより、記憶層５の磁化Ｍ２の向きが変化して記憶層５に対して情報の記録が行われる記憶素子１０と、この記憶素子１０に対して積層方向の電流を流す電流供給手段とを備え、電流供給手段から記憶素子１０に電流が供給される時間の長さにより、記録される情報の内容が変わるメモリを構成する。 （もっと読む）

【課題】半選択セルの誤書き込み防止とスイッチング磁場の低減を図る。
【解決手段】本発明の例に関わる磁気抵抗効果素子は、第１及び第２強磁性層とこれらの間に配置される非磁性層とからなる積層構造を有し、第１及び第２強磁性層のうちの少なくとも１つは、第１方向に磁気異方性を有する第１部分と、第１部分に結合され、第１方向及びこれと逆向きの第２方向とは異なる第３方向に磁気異方性を有する第２部分とから構成される。 （もっと読む）

【課題】一つの選択トランジスタ及び８の倍数から構成された相変化可変抵抗素子から形成されたメモリセルを備える半導体メモリ装置の構造と、そのプログラミング方法とを提供する。
【解決手段】相変化メモリセルは、それぞれ、一端が対応するビットラインに連結され、他端が共通で選択トランジスタのドレインに連結され、８の倍数から構成された複数の相変化可変抵抗素子と、ゲートが対応するワードラインに連結され、ソースが基準電圧に連結された選択トランジスタと、を備える複数の相変化メモリセルを備える半導体メモリ装置である。これにより、半導体メモリ装置は、一つのメモリセルが８の倍数個の相変化可変抵抗素子を備えることにより、半導体装置の集積度を高めうる。 （もっと読む）

【課題】マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法を提供する。
【解決手段】不揮発性半導体素子は、ソース及びドレーン領域がそれぞれ共有される複数のトランジスタを備える単位セルを含み、複数のトランジスタは、それぞれ少なくとも一つのコントロールゲートと少なくとも一つの電荷蓄積領域とを含み、各コントロールゲートは各トランジスタのスレッショルド電圧をシフトするための少なくとも一つのコントロール電圧に連結される。これにより、フラッシュＥＥＰＲＯＭの高集積化及びメガバイト当たり低コスト化を効果的に達成できる。 （もっと読む）

磁気メモリを提供するための方法及びシステムが開示される。その磁気メモリは磁性素子を含む。その磁性素子は第１の書込み線及び第２の書込み線を用いて書き込まれ、第１の書込み線と第２の書込み線とが交差する場所に存在する。第２の書込み線は第１の書込み線に対して或る角度に向けられる。第２の書込み線は上側と少なくとも１つの側面とを有する。第２の書込み線の少なくとも一部が絶縁層によって覆われる。磁性層が絶縁層の一部を覆う。絶縁層のその一部は、磁性層と第２の書込み線との間に存在する。磁性層は軟磁性材料を含む。 （もっと読む）

【課題】 深孔の壁面におけるボーイングが抑制されたスタック型キャパシタを備える半導体装置を提供する。
【解決手段】 半導体装置１００は、シリコン基板１０１の主面上部に形成された第三の層間絶縁膜１２３と、第三の層間絶縁膜１２３内に形成され上部に開口を有する筒状の下部電極１２５と、下部電極１２５の表面を覆って形成された筒状の誘電体膜１２６と、誘電体膜１２６上に形成され誘電体膜１２６を介して下部電極１２５と対向する上部電極１２７とを備えるキャパシタと、下部電極１２５の底部に金属シリサイド１２４を介して接続されるコンタクトプラグ１２２とを備える。下部電極１２５は、開口に隣接する上部電極部分が２層の多結晶シリコン膜１５３，１５４で構成され、金属シリサイド１２４に隣接する底部電極部分が２層の多結晶シリコン膜１５３，１５４の内で最上層の多結晶シリコン膜１５４で構成される。 （もっと読む）