ナノスケール配線の電気伝導を制御する方法を示した。ナノスケール配線には、軸方向および／または半径方向に分布する制御可能領域が設けられる。ミクロスケール配線または追加のナノスケール配線によって、これらの領域を制御することにより、ナノスケール配線の電気伝導を可能にしたり、遮断したりすることができる。制御可能領域には２の異なる種類がある。例えば第１の制御可能領域は、第２の制御可能領域とは異なるドーピング特性を示す。この方法では、サブパターン転写ピッチで束ねられた１または２以上のナノスケール配線組を別々に選択することができる。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜１３が設けられる。キャパシタ絶縁膜１３を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】微細化に有利で信頼性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ゲート電極上に金属層３１を備えたトランジスタＳＴと、順次設けられた第１バリア膜２３、第１絶縁層２４、第２バリア膜２５、第２絶縁層２６と、前記第２バリア膜に第１幅Ｗ１で開口し第１方向に伸びる溝と、前記第２絶縁層を貫通して前記第２バリア膜中に底部４０を有し前記底部が前記第１方向に交差する第２方向に前記第１幅よりも大きい第２幅Ｗ２を有するコンタクトホール上部３９−１と、前記コンタクトホール上部から前記溝を介して前記第１絶縁層および第１バリア膜を貫通して前記拡散層上に設けられ前記第２方向に上面が前記１幅Ｗ１を有するコンタクトホール下部３９−２と、前記コンタクトホール上部内および前記コンタクトホール下部内に連続して導電体が埋め込まれたコンタクト３９を具備する。 （もっと読む）

【課題】 メモリ素子に均一に電圧を印加することができる記憶装置及びこうした記憶装置を有する半導体装置を提供する。
【解決手段】 行方向に配列されたソースラインと、列方向に配列されたビットラインと、第1の閾値電圧以上の電圧が印加されることによって書き込みを行い、第２の閾値電圧以上の電圧が印加されることによって消去を行なう特性を有し、ソースラインとビットラインの交点に配設されたメモリ素子と、ビットラインの一端と接続され、ビットラインに所定電圧を印加するドライバと、ビットラインの最も他端側に位置するメモリ素子に印加される電圧を設定電圧と比較して、ドライバがビットラインに印加する電圧を調整するオペアンプとを備える。 （もっと読む）

【課題】一対の第１ビットラインとビットラインプリチャージ／選択回路に電気的に接続される第１カラムメモリセルを有する集積回路メモリ装置を開示する。
【解決手段】ビットラインプリチャージ／選択回路は、薄膜トランジスタからなる少なくとも一つの積層構造を有する。このような薄膜トランジスタは第１ＰＭＯＳプルアップ薄膜トランジスタ及び第１ＮＭＯＳパス薄膜トランジスタを有する。また、薄膜トランジスタは、一対の第１ビットラインの一つのラインに電気的に接続される。１カラムメモリセルは薄膜トランジスタＳＲＡＭセルを含む。 （もっと読む）

【課題】 キャパシタの側面の傾斜を最適化することにより、特性や信頼性に優れた半導体装置を提供する。
【解決手段】 半導体基板１０と、半導体基板の上方に設けられ、下部電極２１と、下部電極上に設けられた誘電体膜２２と、誘電体膜上に設けられた上部電極２３とを含むキャパシタと、上部電極上に設けられ、キャパシタのパターンを形成する際のマスクとして用いるマスク膜３１とを備えた半導体装置であって、マスク膜の側面の傾斜は、上部電極の側面の傾斜及び誘電体膜の側面の傾斜よりも緩い。 （もっと読む）

本発明の目的は、ＣＢＲＡＭメモリーセルを有し、上記ＣＢＲＡＭメモリーセルが、ＡｇドープされたＧｅＳｅ層とＡＧトップ電極との間に、化学的に不活性な境界層を有し、上記境界層が、ＣＢＲＡＭメモリーセルの切り替え特性を改善する不揮発性半導体メモリーを提供することである。この目的は、本発明に基づいて、メモリーセルを活性マトリックス材料層が、ガラス状のＧｅＳｅ層とアモルフＧｅ：Ｈ層とを有するＧｅＳｅ／Ｇｅ：Ｈ二重層を備え、アモルフＧｅ：Ｈ層が、ＧｅＳｅ層と第２電極との間に配置されていることによって達成される。その結果、Ａｇドーピング層および／または電極層におけるＡｇＳｅ塊の形成が抑制される。その結果、堆積が防止され、銀ドーピング層を均一に堆積できる。ＧｅＳｅ／Ｇｅ：Ｈ二重層組織により、一方ではＣＢＲＡＭメモリーセルの抵抗不揮発性メモリー作用が得られ、他方では、薄いＧｅ：Ｈ層を用いて、薄いＧｅ：Ｈ層上に設けられる上部電極の化学的安定性が保証される。
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【課題】不揮発性メモリ素子およびその形成方法を提供する。
【解決手段】本発明の不揮発性メモリ素子は、半導体基板に形成された第１及び第２不純物拡散領域、前記第１及び第２不純物拡散領域の間の半導体基板のチャンネル領域上に形成されたメモリセルを含む。前記メモリセルは前記チャンネル領域上に形成された積層ゲート構造及び前記チャンネル領域上に、そして前記積層ゲート構造の両側壁上に形成された第１及び第２選択ゲートを含む。前記第１及び第２選択ゲートがスペーサ形態で前記積層ゲート構造の両側壁に自己整列されるので、メモリセルの大きさを減らすことができるので、素子の集積度を向上させることができる。 （もっと読む）

【課題】 相変化メモリはメモリ要素と選択要素とを有する。
【解決手段】 メモリ要素は誘電体中に埋め込まれ、少なくとも１つのサブリソグラフィック寸法を有する抵抗性要素と抵抗性要素と接触している記憶領域とを有する。選択要素は誘電体中に埋め込まれたカルコゲン材料を有する。カルコゲン材料及び記憶領域は共通のエッチング端部を有するスタックの一部である。 （もっと読む）

【課題】反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）とＦｉｎＦＥＴトランジスタ（Ｎ３）とを含む、ＳＲＡＭセル（１３０）などの集積回路を提供すること。
【解決手段】反転型ＦｉｎＦＥＴトランジスタは、基板上に半導体構造（１００）によって形成された第１のゲート領域（１０８）、ならびに、第１のゲート領域上に配置された第１のチャネル領域（１１２）と、第１のチャネル領域のいずれか一方の側に形成されたソース（１１０）およびドレイン（１１４）とを有する、半導体層（１０４）からなる第１のボディ領域を含む。ＦｉｎＦＥＴトランジスタ（Ｎ３）は、反転型ＦｉｎＦＥＴトランジスタに結合しており、第２のチャネル領域（１１８）と、第２のチャネル領域のいずれか一方の側に形成されたソース（１１６）およびドレイン（１２０）とを有する、半導体構造（１０２）によって形成された第２のボディ領域、ならびに、第２のチャネル領域上に配置された、半導体層からなる第２のゲート領域（１２２）を含む。
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【課題】 大きさがさらに低減された電荷捕獲半導体メモリデバイスを提供する。
【解決手段】 メモリセルは、半導体基板（１）の主表面における好適には円柱状の凹部（２）により形成され、側壁におけるメモリ層シーケンス（３）とゲート電極（４）とを備えており、列を成して第１のビット線（８）および第２のビット線（９）に接続された上部ソース／ドレイン領域（５）および下部ソース／ドレイン領域（６）が提供されている。ワード線（１０）が、第１のビット線（８）および第２のビット線（９）の上部に配置されており、ゲート電極（４）の行に接続されている。その鉛直方向のトランジスタ構造により、セルのさらなる縮小化が容易になり、所望される最小有効チャネル長が可能になる。 （もっと読む）

【課題】製造が容易で高集積化が可能な強誘電体メモリの構成と製造法を提供する。
【解決手段】半導体記憶装置は、半導体基板と、この半導体基板上に形成され、ソース・ドレインとなる１対の不純物領域とゲート電極を有するＭＯＳトランジスタと、１対の不純物領域の一方の上に形成されたコンタクトプラグと、このコンタクトプラグ上に形成され、下部電極層、強誘電体層、上部電極層が積層された平面型の強誘電体キャパシタとを有し、コンタクトプラグの側面上端は強誘電体キャパシタ側面の下端の対応する部分と整合して形成されている。 （もっと読む）

【課題】 半導体基板の主表面に対して平行な方向における面積を小さくすることができる薄膜トランジスタを有するラッチ回路を備えた半導体装置を提供する。
【解決手段】 １つのメモリセル領域１００を横切る同一層に形成されたビット線１５および他のビット線とは別の層にグラウンド配線層１６が形成されている。このグラウンド配線層１６は、メモリセル領域１００内のほぼ全ての領域にわたって形成されている。また、メモリセル領域１００内においてプラグ１８および１９がグラウンド配線層１６を上下に貫通しているが、絶縁膜１８ａおよび絶縁膜１９ａによってグラウンド配線層１６とプラグ１８および１９のそれぞれとが絶縁されている。 （もっと読む）

【課題】半導体メモリ装置のライン配置構造を提供する。
【解決手段】複数個のメモリセルを有する半導体メモリ装置のライン配置構造において、前記メモリセルに連結されるビットラインを形成する第１金属配線ラインと、前記第１金属配線ラインの上部で前記第１金属配線ラインと交差するように配置されて前記メモリセルに連結されるセクションワードラインを形成する第２金属配線ラインと、前記第２金属配線ラインの上部で前記第２金属配線ラインと平行に配置されて第１電源ラインまたは信号ラインを形成する第３金属配線ラインと、を備える。 （もっと読む）

半導体基板上に、少なくとも１つのビットを記憶する縦型スプリット・ゲート不揮発性メモリ・セルを備え、基板上に、トレンチと、第１の活性領域と、第２の活性領域と、トレンチの側壁に沿って延びるチャネル領域とを含み、このトレンチは、第１の方向に延びる長さと、それに垂直な第２の方向に延びる幅を有し、トンネル酸化物によって側壁が覆われており、少なくとも１つの浮遊ゲートおよび制御ゲートのゲート・スタックを含み、制御ゲートがトレンチの底部まで延び、第１の浮遊ゲートが、制御ゲートと共に第１のスタックを形成するようにトレンチの左壁に位置するとともに、第２の浮遊ゲートが、制御ゲートと共に第２のスタックを形成するようにトレンチの右壁に位置する半導体デバイス。
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【課題】 強相関電子系物質の電界誘起相転移現象を用いた、低コストなスイッチング素子と、低コスト、大容量の不揮発性メモリを提供する。
【解決手段】 チタンマグネリ相化合物やバナジウムマグネリ相化合物は強相関電子系物質であり、印加電界によって絶縁体相から金属相に、金属相から絶縁体相に可逆的に相転移する。絶縁体相と金属相の抵抗の違いを利用すれば、抵抗スイッチング素子が実現できる。金属相は、電界を除去することによって絶縁体相に戻るので、このままでは不揮発性メモリとならないが、マグネリ相化合物相と酸化物半導体を接合することにより、スイッチして形成された金属相が電界を除去しても保持されるようになり、不揮発性メモリを実現することができる。 （もっと読む）

【課題】不揮発性メモリにおいて、メモリアレイの面積の増大を抑えて、記憶情報の書き換えの信頼性を向上させることのできる技術を提供する。
【解決手段】ソースＳを共有し、対称の位置にある２つのメモリセルＭ００およびＭ１０に対して別個のビット線ＢＬ０およびビット線ＢＬ１をそれぞれ接続して、１つのメモリセルＭ００（またはメモリセルＭ１０）が占有する領域のチャネル幅方向の幅に対して２本のメタル配線（ビット線ＢＬ０およびビット線ＢＬ１）を配置する。これに対し、２ワード分のメモリセルＭ００およびＭ１０のメモリゲートＭＧと、コントロールゲートＣＧとをそれぞれ同電位として、２つのメモリセルＭ００およびＭ１０が占有する領域のチャネル長方向の長さに対して３本のメタル配線（コントロールゲート制御線ＣＧ０、メモリゲート制御線ＭＧ０および共通ソース線ＳＬ０）を配置する。 （もっと読む）

【課題】ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。
【解決手段】第２配線層内には、交差配線１８ａ，１８ｂとシャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９とが形成されている。交差領域ＴＲ３，ＴＲ４は、第Ｘ３〜Ｘ６行に属している。シャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９は、交差領域ＴＲ３，ＴＲ４が属さない第Ｘ０〜Ｘ２，Ｘ７〜Ｘ９行にそれぞれ属している。第４配線層内には、シャント配線ＳＬ３〜ＳＬ６が形成されている。シャント配線ＳＬ３〜ＳＬ６は、交差領域ＴＲ３，ＴＲ４が属する第Ｘ３〜Ｘ６行にそれぞれ属している。 （もっと読む）

【課題】 高集積化を実現することができる不揮発性半導体記憶装置を提供すること。
【解決手段】 本発明の不揮発性半導体記憶装置は，半導体基板にトレンチ領域を設け，
１つのトレンチ領域の側壁の両側に，それぞれ，ＮＡＮＤ型メモリセルユニットを三次元
的に有している。そしてこれらのＮＡＮＤメモリセルユニットは，１本のビット線に接続
されている。それぞれのＮＡＮＤ型メモリセルユニットは，複数のメモリセルトランジス
タと選択ゲートトランジスタが直列に接続されている。これらの複数のメモリセルトラン
ジスタ及び選択ゲートトランジスタは，同一のトレンチ領域に設けられている。さらに，
本発明の不揮発性半導体記憶装置においては，メモリセルトランジスタの電荷蓄積層には
，従来のような浮遊ゲートの替わりに，酸化珪素膜，窒化珪素膜，酸化珪素膜の積層構造
，又はシリコン，金属その他の導電性物質のナノ結晶を含有する絶縁層を用いている。 （もっと読む）

【課題】リード動作の時に漏洩電流を補償することができる相変化メモリ装置を提供する。
【解決手段】ワードラインとビットラインとの交差点に位置する複数個のメモリセルと、ダミービットラインに連結された複数個のダミーセルと、前記ダミービットラインに連結され漏洩補償電流を前記ビットラインに出力する漏洩補償回路と、第１制御信号に応じてリード動作時に必要なリード電流を前記ビットラインに出力する理度電流供給回路と、を備える。 （もっと読む）