【課題】メモリ容量の増大に伴い、高電圧トランジスタの数が増大していた。
【解決手段】メモリセルアレイ１にはワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。制御回路７は、入力データに応じてワード線、ビット線の電位を制御し、メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する。データ記憶回路１０はビット線に接続され、制御回路の制御に応じてデータを記憶する。データ記憶回路１０とメモリセルアレイ１は同一のウェル領域５６上に形成される。 （もっと読む）

【課題】半導体メモリ装置及びこの装置の配置方法を公開する。
【解決手段】この装置は、メモリセルアレイを備える半導体メモリ装置において、前記メモリセルアレイ上の同一層に同じ方向に配置されたコラム選択信号ライン及びグローバルデータ入出力信号ライン、前記メモリセルアレイ上の前記コラム選択信号ラインと異なる層に前記コラム選択信号ラインと直交する方向に配置されたワードライン及び第１ローカルデータ入出力信号ライン、及び前記メモリセルアレイ上の前記コラム選択信号ライン及び前記ワードラインと異なる層に前記第１ローカルデータ入出力信号ラインと同じ方向に配置された第２ローカルデータ入出力信号ラインを備えることを特徴とする。これにより、半導体メモリ装置のレイアウト面積を減少することができる。 （もっと読む）

【課題】ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。
【解決手段】第２配線層内には、交差配線１８ａ，１８ｂとシャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９とが形成されている。交差領域ＴＲ３，ＴＲ４は、第Ｘ３〜Ｘ６行に属している。シャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９は、交差領域ＴＲ３，ＴＲ４が属さない第Ｘ０〜Ｘ２，Ｘ７〜Ｘ９行にそれぞれ属している。第４配線層内には、シャント配線ＳＬ３〜ＳＬ６が形成されている。シャント配線ＳＬ３〜ＳＬ６は、交差領域ＴＲ３，ＴＲ４が属する第Ｘ３〜Ｘ６行にそれぞれ属している。 （もっと読む）

【課題】 高集積化を実現することができる不揮発性半導体記憶装置を提供すること。
【解決手段】 本発明の不揮発性半導体記憶装置は，半導体基板にトレンチ領域を設け，
１つのトレンチ領域の側壁の両側に，それぞれ，ＮＡＮＤ型メモリセルユニットを三次元
的に有している。そしてこれらのＮＡＮＤメモリセルユニットは，１本のビット線に接続
されている。それぞれのＮＡＮＤ型メモリセルユニットは，複数のメモリセルトランジス
タと選択ゲートトランジスタが直列に接続されている。これらの複数のメモリセルトラン
ジスタ及び選択ゲートトランジスタは，同一のトレンチ領域に設けられている。さらに，
本発明の不揮発性半導体記憶装置においては，メモリセルトランジスタの電荷蓄積層には
，従来のような浮遊ゲートの替わりに，酸化珪素膜，窒化珪素膜，酸化珪素膜の積層構造
，又はシリコン，金属その他の導電性物質のナノ結晶を含有する絶縁層を用いている。 （もっと読む）

【課題】リード動作の時に漏洩電流を補償することができる相変化メモリ装置を提供する。
【解決手段】ワードラインとビットラインとの交差点に位置する複数個のメモリセルと、ダミービットラインに連結された複数個のダミーセルと、前記ダミービットラインに連結され漏洩補償電流を前記ビットラインに出力する漏洩補償回路と、第１制御信号に応じてリード動作時に必要なリード電流を前記ビットラインに出力する理度電流供給回路と、を備える。 （もっと読む）

【課題】 セルサイズが小さく、平坦性の良い直接トンネル型半導体記憶装置、およびその製造方法を提供する。
【解決手段】 ＳＴＩ型の素子分離領域を有する直接トンネル型半導体記憶装置において、基板上に形成されたフローティングゲート電極の側壁面上に、コントロールゲート電極の一部を構成する導電部を誘電体膜を隔て形成し、さらに前記素子分離領域により画成された素子領域中においてソースおよびドレイン拡散領域を、前記ＳＴＩ構造を形成する素子分離溝の表面に、前記フローティングゲート電極直下の領域から離間するように形成し、かつ前記導電部を、前記素子領域中、前記素子分離溝から離間して形成する。 （もっと読む）

この発明はメモリセル（１）の行列マトリクスを備えたプログラム可能な不揮発性半導体メモリ装置に関する。必要となるメモリ領域を削減するだめに、好ましくはＮＭＯＳトランジスタである二つのブリッジ・トランジスタ（ＭＮ０、ＭＮ１）のブリッジと、好ましくはＰＭＯＳトランジスタである読み出しトランジスタと、シリサイド・ポリシリコン・フューズ抵抗（Ｒ）とを備えた３Ｔメモリセルが提案される。読み出しトランジスタは、マトリクス中の同じ行又は列のすべてのメモリセル（１）のための単一のセンス線（ＳＬ）の使用を可能にしてメモリセル（１）をセンスするための共通センスアンプの使用を可能にする。
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【課題】小さな接点を有する相変化記憶素子の製造方法の提供。
【解決手段】半導体基板上に下部導電体パターン５５を形成する段階と、前記下部導電体パターンの上部面を横切って下部導電体パターンの一部領域を露出させる第１絶縁膜パターンを形成する段階と、第１絶縁膜パターンの側壁に下部導電体パターンと電気的に接続される導電性スペーサパターンを形成する段階と、第１層間絶縁膜を形成する段階と、第１層間絶縁膜及び前記導電性スペーサパターンを平坦化して下部電極６０を形成する段階と、下部電極上部面を横切って下部電極の一部領域を露出させる第２絶縁膜パターンを形成する段階と、第２絶縁膜パターンの側壁に下部電極と電気的に接続される相変化物質スペーサを形成する段階と、第２層間絶縁膜を形成する段階と、第２層間絶縁膜及び相変化物質スペーサを平坦化して相変化物質パターン７０を形成する段階と、を含む。 （もっと読む）

【課題】 微細化を図るとともに、消費電力を低減することのできる磁気記憶装置を提供する。
【解決手段】 本発明の磁気記憶装置は、強磁性体層４と強磁性体層６との各々の磁化の向きに基づいて記憶状態を判定する磁気記憶装置であって、反強磁性体層３と、反強磁性体層３上に形成され、磁化の向きが固定された強磁性体層４と、強磁性体層４上に形成された非磁性体層５と、非磁性体層５上に形成され、外部磁場によって磁化の向きが変化する強磁性体層６と、強磁性体層６上に形成された金属膜７とを備えている。金属膜７はＲｕを含み、かつ強磁性体層６の膜厚は１．５ｎｍ以上５ｎｍ以下である。好ましくは、強磁性体層６の膜厚は３ｎｍ以下である。 （もっと読む）

【課題】 SOI基板内の埋め込み酸化膜を薄膜化しても、デバイス特性が劣化することがなく、バイポーラトランジスタも形成可能な半導体集積回路を提供する。
【解決手段】 SOI基板３内の埋め込み酸化膜２の上面には、FBC４、NFET５およびPFET６が互いに分離して形成されている。FBC４の下方に位置するｐ支持基板１内には、埋め込み酸化膜２に接してｎウェル拡散領域７が形成されている。NFET５の下方に位置するｐ支持基板１内には、ｐウェル拡散領域８が形成されている。PFET６の下方に位置するｐ支持基板１内には、ｎウェル拡散領域９が形成されている。NFET５とPFET６の形成箇所に合わせて、埋め込み酸化膜２の下面側にそれぞれｐウェル拡散領域８とｎウェル拡散領域９を形成して、各ウェル拡散領域にそれぞれ所定の電圧を印加するため、NFET５とPFET６にバックチャネルが形成されなくなり、デバイス特性がよくなる。 （もっと読む）

有機ポリマー層（１１６、２１０８、２１３２、２１６８）と、第１の伝導性（例えば、銅）層（例えば、ビット線）（１０４、１０８）の上方に形成された電極層（１２０、２１１２、２１２８、２１６４）とを有する有機ポリマーメモリセルが提供される。メモリセルは、第２の導電層（例えば、ワード線を形成する）（１３６、２１４８、２１６０）に接続され、さらに詳しく言えば、メモリセルの電極層の上部は、第２の導電層に接続される。任意に、導電層の上方に、伝導促進層（１１２、２１３６）が形成される。誘電材料はメモリセルを分離する。メモリセルは、第１の導電層に形成されたビット線と、第２の導電層に形成されたワード線と自己整合される。
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本発明は、半導体基板１１０のエッチングによって形成されたＵ字形トランジスタ２４０６を有する半導体構造１００を含んでいる。実施の形態では、トランジスタのソース／ドレイン領域が、基板１１０内で交差するトレンチによって画定されたピラー対をトップ部に設けられている。１つのピラーは、周囲のトレンチ上に延びるリッジ２４０７によって、対内のもう一方のピラーと接続されている。リッジ及びピラーの下部によって、Ｕ字形構造の反対側にＵ字形チャネルが画定され、それらの反対側のトレンチでゲート構造に面し、２面サラウンドトランジスタが形成される。また、オプションで、対のピラー間のスペースが、３面サラウンドゲートトランジスタを画定するために、ゲート電極物質で埋められる。それぞれの対のソース／ドレイン領域の１つは、ディジットライン２９１４まで延び、もう一方は、キャパシタなどのストレージデバイス２９１０まで延びている。また、本発明は半導体構造の形成方法を含んでいる。 （もっと読む）

【課題】高アクセスが可能で、長期データ保存が可能な磁気固体メモリを提供する。
【解決手段】第一の磁性層と、中間層と、第二の磁性層を有し、情報を第一の磁性層と、第二の磁性層との磁化の方向で記録する磁気メモリ素子であって、少なくとも一方の磁性層内に互いに反平行磁化となる磁区とそれらの磁区を隔てる磁壁を定常的に形成し、前記磁壁を磁性層内で移動させることで、隣り合う磁区の位置を制御することで、情報記録を行う磁気メモリ素子。 （もっと読む）

【課題】 大容量化および高速書き込みを可能にする。
【解決手段】 磁化の向きが外部磁界に応じて変化する磁気記録層４、磁化の向きが固着された磁化固着層８、および磁気記録層と磁化固着層との間に設けられた非磁性中間層６を有する記憶素子２と、磁気記録層の非磁性中間層と反対側に設けられ書き込み電流が流れる書き込み配線２０と、書き込み配線の磁気記録層と反対側の面に接するように設けられたヨーク２５と、を備えたメモリセルを含み、記憶素子の対向する一組の側面が書き込み配線およびヨークのそれぞれの対向する一組の側面とそれぞれ同一平面となるように構成され、磁気記録層の非透磁率が５以上であることを特徴とする。 （もっと読む）

【課題】Ｔａ₂Ｏ₅をキャパシタ絶縁膜とする高誘電体キャパシタにおいて、容量を増大させる。
【解決手段】Ｔａ₂Ｏ₅膜をＲｕの（００２）面上に堆積し、低温酸化を行なった後、約８００°Ｃで急速窒化工程を行なう。 （もっと読む）

【課題】 複数のコントロールゲート電極間のショートが抑制された半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、アシストゲート電極３および窒化シリコン膜４を形成する工程と、アシストゲート電極３および窒化シリコン膜４の側壁上にアシストゲート電極３および窒化シリコン膜４よりも上方に突出するサイドウォール絶縁膜７を形成する工程と、サイドウォール絶縁膜７上にフローティングゲート電極８となるポリシリコン層を形成する工程と、半導体基板１の主表面に向かって厚みが徐々に増加するように窒化シリコン膜４より上方にサイドウォール絶縁膜７を残存させながらサイドウォール絶縁膜７をエッチングする工程と、窒化シリコン膜４よりも上方に位置する部分に残存したサイドウォール絶縁膜７を除去する工程と、フローティングゲート電極８上にＯＮＯ膜９およびコントロールゲート電極１０を形成する工程とを備える。 （もっと読む）

基板上で第一コンダクタ（１４０）と第二コンダクタ（３１５）との間に配置された位相変化物質（２９０）の容量と、位相変化物質の容量及び第一コンダクタに結合された複数の電極（２３００）とを含む装置は、プログラム可能なメモリーデバイスを構成して示される。さらに、基板上の第一コンダクタにわたって第一コンダクタに結合された複数の電極を導入することと、好ましくは、カルコゲニド型の位相変化物質を複数の電極での電気通信において複数の電極にわたって導入することと、及び第二コンダクタを位相変化物質に結合して位相変化物質上に導入することと、を含む作製方法が記載される。
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【課題】半導体装装置を構成する半導体素子の微細化にともない、電極の間の距離も縮小され、電極の間に設ける層間絶縁膜の中にボイドが発生していた。このボイドは、半導体装置の信頼性を悪化するため、大きな問題であった。
【解決手段】半導体基板１１の上部に絶縁膜２１を設け、この上部に第１の導電性材料１４と第２の導電性材料１５とを積層して設ける。絶縁性を有する被服層１６を第1の導電性材料１４の側端部に設け、これらにより電極１０を構成する。第２の導電性材料１５の側端部は、第１の導電性材料１４の側端部より内側に設け、第１の導電性材料１４と第２の導電性材料１５とが接する面積は、第１の導電性材料１４の上面部の面積よりも小さい。 （もっと読む）

【課題】集積されたＤＲＡＭ−ＮＶＲＡＭメモリセルを提供する。
【解決手段】集積されたＤＲＡＭ−ＮＶＲＡＭ（１７０、１７１）すなわち多値メモリセルは、共有される縦型ゲート（１２０）と浮遊プレート（１１５、１１６）を有するデバイスを含む縦型ＤＲＡＭデバイスで構成される。浮遊プレート（１１５、１１６）デバイスは、２つの機能の間の柱状部にある共有された浮遊ボディによって、セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１）の電荷記憶特性を高める。このメモリセルは、柱状部を構成するトレンチを有する基板（１００）に形成される。セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１、１０３）を制御するために、柱状部の一方の側面の縦型ワード線／ゲート（１３１、１３０）が用いられる。柱状部の他方の側面の縦型捕獲層（１１５、１１６）は、浮遊プレートデバイスの一部として、１以上の電荷を記憶し、またＤＲＡＭと浮遊プレートデバイスとの間の浮遊ボディを通じてＤＲＡＭ機能の特性を高める。縦型ＮＶＲＡＭワード線／制御ゲート（１２０）は、捕獲層に沿って形成され、近傍の浮遊プレートデバイス（１１５、１１６）に共有される。 （もっと読む）

【課題】 第３ゲートを有する半導体集積回路装置において、微細化と動作速度向上を図るとともに絶縁膜の欠陥密度低減を図る。
【解決手段】 半導体基板１００中に形成された第１導電型のウェル１０１と、ウェル１０１中の第２導電型のソース／ドレイン拡散層領域１０５と、半導体基板１００上に絶縁膜１０２を介して形成された浮遊ゲート１０３ｂと、浮遊ゲート１０３ｂと絶縁膜１１０aを介して形成された制御ゲート１１１aと、前記制御ゲートを接続して形成されたワード線と、前記半導体基板、浮遊ゲート、制御ゲートと絶縁膜を介して形成され、浮遊ゲート及び制御ゲートとは異なる第３のゲート１０７aを有する半導体集積回路装置において、上記第３のゲートがワード線及びチャネルと垂直な方向に存在する浮遊ゲートの隙間に埋込まれて存在するように配置する。 （もっと読む）