【課題】高ＭＲ変化率が得られ、高密度化への対応が期待できる磁気抵抗効果素子を提供する。
【解決手段】実質的に磁化方向が固着された第１の磁性層と、外部磁界に応じて磁化方向が変化する第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に設けられた磁性スペーサ層と、前記第１の磁性層、磁性スペーサ層および第２の磁性層を含む積層膜の膜面垂直に電流を通電する電極とを有し、外部磁界がゼロのときに、前記第１の磁性層の磁化方向と前記第２の磁性層の磁化方向がほぼ直交している磁気抵抗効果素子。 （もっと読む）

【課題】 素子形成領域の占有面積を増大させることなく電気的分離が確実に行なわれる半導体装置と、その製造方法を提供する。
【解決手段】 半導体基板上にＢＯＸ層を介在させてＮ−層３が形成されている。そのＮ−層３には素子形成領域となるＮ−層３ａを取囲むようにトレンチ分離領域４が形成されている。トレンチ分離領域４はＮ−層３の表面からＢＯＸ層に達するように形成されている。トレンチ分離領域４の外側には、他の素子形成領域となるＮ−層３ｂが位置している。トレンチ分離領域４とＮ−層３ａとの間には、Ｐ型拡散領域１０ａが形成されている。Ｐ型拡散領域１０ａは、素子形成領域を取囲むトレンチ分離領域４の内側側壁の全面に接するように切れ目なく連続して形成されている。Ｎ−層３ａ等の素子形成領域には、所定の半導体素子が形成される。 （もっと読む）

【課題】寸法変換差の小さい微細強誘電体キャパシタの製造方法を提供する。
【解決手段】先ず、半導体基板を用意し、この半導体基板上に第１層間絶縁膜20を形成する。層間絶縁膜20上にメタル層31、第１導電体層33、強誘電体層35及び第２導電体層37を備えるキャパシタ形成用積層膜30を形成し、キャパシタ形成用積層膜上にタンタル酸ストロンチウム又はニオブ酸ストロンチウムからなるエッチングマスク形成用膜39を形成する。エッチングマスク形成用膜39上に強誘電体キャパシタ形成領域を覆うシリコン酸化膜マスク52を形成して、シリコン酸化膜マスクを用いてエッチングマスク形成用膜に対するウェットエッチングを行うことにより、エッチングマスク49を形成する。エッチングマスクを用いてキャパシタ形成用積層膜に対してドライエッチングを行うことにより、バリアメタル41、下部電極43、強誘電体膜45、及び上部電極47を備える積層体40を形成する。 （もっと読む）

【課題】 フリー層およびリファレンス層が渦磁化状態を有し、高密度用途および高速用途に適用することが可能なＭＲＡＭを提供する。
【解決手段】 自由な回転方向を伴う渦磁化状態を有する強磁性フリー層２７に交換結合定数を低下させるためのドーパントが含まれていると共に、固定された回転方向を伴う渦磁化状態を有する強磁性ピンド層２５（リファレンス層）に交換結合定数を低下させるためのドーパントが含まれている。磁化状態を切り換えるために形状異方性を利用していた従来の場合とは異なり、交換結合定数やＭｓｔ（飽和磁束密度×厚さ）などに代表される磁性膜に固有な膜特性を利用して磁化状態が切り換えられるため、大きな保磁力が得られる。 （もっと読む）

【課題】 ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】 ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】 キャパシタとビアコンタクトとのショートを防止することが困難であった。
【解決手段】 トランジスタＴｒは半導体基板１１の表面領域に形成されている。キャパシタＣｐはトランジスタの上方に形成され、第１の電極１７、第２の電極１９、及び前記第１、第２の電極の相互間に形成された誘電体膜１８とを有している。第１のコンタクト２４はキャパシタの側面部でキャパシタの少なくとも一部に近接して形成され、ソース／ドレイン領域の一方に接続されている。側壁絶縁膜２３は第１のコンタクト２４の側壁で、少なくともキャパシタＣｐに接して形成されている。 （もっと読む）

【課題】 ＳＯＩ ＲＲＡＭアレイにおいて形成されたメモリセルの密度を増大し、利用可能な最小形状をうまく利用したアレイを提供すること。
【解決手段】 高密度ＳＯＩクロスポイントメモリアレイを製造するための方法は、ＳＯＩ基板上にハードマスクを形成し、メモリ領域、活性デバイス領域、および上部電極領域を定義するステップと、露出したＳｉ表面を除去するようにエッチングするステップと、ハードマスクに隣接した金属側壁を形成するステップと、メモリ領域をメモリレジスタ材料で満たすステップと、ハードマスクを除去して上に重なるＳｉ活性デバイス領域を露出するステップと、上に重なる酸化物の層を形成するステップと、酸化物をエッチングし、活性デバイス領域にコンタクトホールを形成するステップと、コンタクトホールにおいてダイオードを形成するステップと、ダイオードの上に重なる底部電極線を形成するステップとを包含する。 （もっと読む）

【課題】 半導体メモリ素子、ＮＡＮＤフラッシュメモリとその製作方法を提供する。
【解決手段】 メモリゲート及び電荷蓄積層を有するセルが密集し、隣接セル内のメモリゲートが互いに部分的に重なるか又は互いに自己整列するＮＡＮＤフラッシュメモリセルアレイ及び製造方法。メモリセルは、ビット線拡散部と共通ソース拡散部の間で列状に配置され、電荷蓄積層は、セル内のメモリゲートの下に位置決めされる。プログラミングは、負電荷を電荷蓄積ゲートに蓄積させるためにシリコン基板から電荷蓄積ゲートまでのホットエレクトロン注入、又は正電荷を電荷蓄積ゲートに蓄積させるためにシリコン基板から電荷蓄積ゲートまでのホットホール注入により行われる。消去は、プログラミング方法により電荷蓄積ゲートからシリコン基板まで又はその逆のチャンネルトンネリングにより行われる。 （もっと読む）

【課題】
サイドウォール型メモリセルで構成されたメモリセルアレイを備え、且つ、フラッシュメモリと同等にブロック消去が可能な不揮発性半導体記憶装置を提供する。
【解決手段】
ＭＯＳＦＥＴ構造を有し、ゲート電極の両側に電荷保持機能を有するメモリ機能体を備えたサイドウォール型メモリセルをマトリクス状に配列したメモリセルアレイ１００を複数備えてなる不揮発性半導体記憶装置であって、メモリセルアレイ１００が、複数のセクタ１０１に分割して構成され、メモリセルアレイ１００の１つが一括消去される場合に、一括消去の対象となるメモリセルアレイを構成する複数のセクタの中から、複数回に分けて同時に所定数または前記所定数以下のセクタを順次選択するセクタ選択回路１０５と、一括消去の実行時に、セクタ選択手段１０５が同時に選択したセクタに対し、消去用の所定電圧を印加する消去電圧印加回路１０６，１０７を備える。 （もっと読む）

本発明は、不揮発性メモリーセル、メモリーセルアレイおよび不揮発性メモリーセルの製造方法に関するものである。不揮発性メモリーセルは、チャネル領域として設計されたナノ素子を有する垂直電界効果トランジスタと、ナノ素子を少なくとも部分的に取り囲む、電荷蓄積層として、および、ゲート絶縁層としての電気絶縁層とを備えている。この電気絶縁層は、電気的な電荷担体をその内部に選択的に注入でき、または、その内部から除去できるように設計されており、電気絶縁層に注入された電気的な電荷担体によって、ナノ素子の導電性に特徴的に影響を及ぼすように設計されている。
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【課題】 微細な磁気記憶装置を提供する。また、簡便に磁気記憶装置を製造する方法を提供する。
【解決手段】 絶縁膜１０５中には、複数の磁気エレメント１０４が離間して配設されている。また、絶縁膜１０５の上には、磁気エレメント１０４に電気的に接続するビットライン配線１１２が形成されている。さらに、絶縁膜１０５の上には、絶縁膜１が、ビットライン配線１１２の側面および上面を被覆するようにして形成されている。高透磁率膜１１３は絶縁膜１を介して設けられているので、高透磁率膜１１３をパターニングしなくとも、隣接するビットライン配線１１２の間が電気的に接続されることはない。 （もっと読む）

第１の浮遊ゲート・スタック（Ａ）と、第２の浮遊ゲート・スタック（Ｂ）と、中間アクセス・ゲート（ＡＧ）とを含むメモリ・セルの製作。浮遊ゲート・スタック（Ａ、Ｂ）は、第１のゲート酸化物（４）と、浮遊ゲート（ＦＧ）と、制御ゲート（ＣＧ；ＣＧｌ、ＣＧｕ）と、ポリ間誘電体層（８）と、キャッピング層（６）と、側壁スペーサ（１０）とを含む。メモリ・セルはさらに、ソースおよびドレイン接触部（２２）を含む。このメモリ・セルの製作は、浮遊ゲート・スタックを等しい高さにするために同じ処理工程で画定すること、ポリＳｉ層（１２）を浮遊ゲート・スタックの高さよりも大きな厚みで浮遊ゲートを覆って堆積させること、ポリＳｉ層（１２）を平坦化すること、浮遊ゲート・スタック間のポリＳｉ層上にアクセス・ゲート・マスクを使用するマスキング工程およびポリＳｉエッチング工程によって、平坦化されたポリＳｉ層（１４）内に中間アクセス・ゲート（ＡＧ）を画定することを含む。
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【課題】 ＤＲＡＭセルのセルリークを抑制し、微細化にも好適な半導体装置の製造方法を提供することを目的とする。
【解決手段】 半導体基板１１に形成されたトレンチ内壁の所定の領域に、前記半導体基板１１と反対の導電型の不純物を含むシリコン酸化膜１７を形成した後、前記半導体基板１１と同一の導電型の不純物を含む絶縁膜１９により前記シリコン酸化膜１７を被覆する。次に、前記半導体基板１１を熱処理して前記半導体基板１１と反対の導電型の不純物および同一の導電型の不純物を前記半導体基板１１内に拡散させた後、前記絶縁膜１９および前記シリコン酸化膜１７を順次剥離して、プレート電極となるプレート２０を形成する。次に、前記トレンチに絶縁分離膜を形成して導電膜を埋め込んだ後、所定の領域にゲート、ドレイン、ソースからなるトランジスタを形成する。 （もっと読む）

【課題】メモリセルのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供すること
【解決手段】不揮発性半導体記憶装置１は、第１方向Ｘに沿って形成されたトレンチ２０を有する基板１０と、そのトレンチ２０外の基板１０表面上に第１ゲート絶縁膜１１を介して形成された浮遊ゲート４０と、そのトレンチ２０内の基板１０表面上に第２ゲート絶縁膜２１を介して形成された埋設ゲート３０と、第３ゲート絶縁膜３１を介して浮遊ゲート４０を覆うように形成された制御ゲート５０と、浮遊ゲート４０下方の基板１０中に形成されたソース領域６１及びドレイン領域６２とを備える。 （もっと読む）

メモリデバイスはメモリセルのアレイと周辺デバイスを含んでいる。少なくとも一部の個別メモリセルはＳｉＣを含む炭酸化部分を含んでいる。少なくとも一部の周辺デバイスは炭酸化部分を含まない。トランジスタは第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間にＳｉＣを含む半導体基板の炭酸化部分を含んだチャンネル、及びチャンネルの両側と作動式に関係するゲートを含んでいる。 （もっと読む）

【課題】 高集積フラッシュＥＥＰＲＯＭ単位セル及びそれを含むメモリーアレイ構造体 を提供する。
【解決手段】 本発明によるフラッシュＥＥＰＲＯＭ単位セルは、単位セルの分離のためのフィールド酸化膜が形成されている基板と、隣接する前記フィールド酸化膜の間に形成され、前記基板に形成されたソースとドレーンの間で並列連結されている第１の誘電体膜及び第２の誘電体膜を含み、前記第１の誘電体膜の厚さは前記第２の誘電体膜より厚く形成されているフローティングゲート誘電体膜と、前記フローティングゲート誘電体膜の上部に積層されているフローティングゲートと、前記フローティングゲートの上部に積層された制御ゲート誘電体膜と、前記制御ゲート誘電体膜の上部に積層された制御ゲートと、を含むことをことを特徴とする。
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【課題】 冗長救済機能を備えた半導体記憶装置を有するロジック半導体装置において、半導体装置の高集積化に伴って生じる半導体装置の面積を増大させることなく、冗長救済を行なった後も、内部回路素子の金属配線における腐食の発生を防止する。
【解決手段】 半導体基板１０上に形成された冗長救済されるべき回路素子を含む内部回路素子２６と、半導体基板１０上に内部回路素子２６を覆うように形成された第１、第２及び第３の層間絶縁膜１５、１８及び２１と、第３の層間絶縁膜２１の上に形成された冗長救済されるべき回路素子２６の冗長救済に用いられるヒューズ２５とを備えている。第３の層間絶縁膜２１とヒューズ２５との間には、耐透水性を有する絶縁膜２２が介在している。 （もっと読む）

【課題】本発明は、階層化されたビット線を有する半導体メモリにおいて、これらのビット線の配線レイアウトの効率化を図るとともに、全体のレイアウト面積を削減できるようにするものである。
【解決手段】たとえば、１つのカラムにおいて、グローバルビット線対ＧＢＬ，ＧＢＬＢには、複数のローカルビット線対ＬＢＬ，ＬＢＬＢが、それぞれ、選択トランスファーゲート１５ａ，１５ｂを介して共通に接続されている。そして、それぞれの選択トランスファーゲート１５ａ，１５ｂを構成する、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂおよびＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂが、それぞれ、メモリセルアレイ１１を挟んで反対側に配置されてなる構成となっている。 （もっと読む）

メモリデバイス、及び関連する製造及び動作の方法を説明している。該メモリデバイスは、移動電荷キャリアを支持する基板(120)を具えている少なくとも１つのメモリユニットを含む。該基板表面上には絶縁部(130、132、134)が形成され、該絶縁部の両側に第１及び第２基板領域(122、124)を形成している。該第１及び第２基板領域は、絶縁部によって形成された細長チャネル(140)によって接続されている。メモリユニットは、前記第１及び第２領域間の所定の電位差でチャネルが第１及び第２領域間に第１のコンダクタンスを与える第１の状態と、前記所定の電位差でチャネルが第１及び第２領域間に第２の異なるコンダクタンスを与える第２の状態との間で切り換え可能である。メモリユニットを第１の状態に変更するため、前記メモリユニットの第１及び第２領域に第１の電位差を、そしてメモリユニットを第２の状態に変更するため第２の異なる電位差を印加するよう、書き込み回路(150)が構成されている。メモリユニットの状態を読み出すため、メモリユニットの第１及び第２領域に前記所定の電位差を印加するよう、読み出し回路(150)が構成されている。
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【課題】容易に製造され高密度の用途に対応する不揮発性メモリ用のメモリ技術を提供する。
【解決手段】マルチゲート型メモリセルは、半導体本体と、半導体本体上に直列に配列された複数のゲート５０，５１とを備える。半導体本体上の電荷蓄積構造体は、複数のゲート５０，５１におけるすべてまたはいくつかのゲートのそれぞれの下の２つの電荷トラップ位置を含む。ソース５５およびドレイン５６のバイアス電圧を、半導体本体の、直列における第１のゲート５０および最後のゲート５１の近くに伝える回路、ならびにゲートのバイアス電圧を複数のゲートに伝える回路が備えられる。マルチゲート型メモリセルは、直列における複数のゲート５０，５１の下の、連続したマルチゲートのチャネル領域５８を含み、電荷蓄積位置がゲートのうちのいくつかまたはすべての間にある。 （もっと読む）