【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極用溝１８の底部１８ｃから活性領域の一部が突き出すように形成されたフィン部１５と、ゲート電極用溝１８及びフィン部１５の表面を覆うゲート絶縁膜２１と、ゲート電極用溝１８の下部に埋め込まれ、ゲート絶縁膜２１を介してフィン部１５を跨ぐように形成されたゲート電極２２と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、フィン部１５の表面に設けられた準位形成領域３０と、を備える半導体装置１０を選択する。 （もっと読む）

【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）

【課題】半導体装置のアンプ領域は、回路素子のサイズよりも各種の配線のための領域が広い状態となっており、半導体装置のチップサイズを削減する際の妨げになっている。そのため、アンプ領域を縮小し、チップサイズの削減を実現する半導体装置が、望まれる。
【解決手段】半導体装置は、其々に対応するデータを保持する複数のメモリセル、及び、複数のメモリセルのデータを第１の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第１の領域と、第１の電圧を第２の電圧に基づいて発生する第１の電源生成回路を含み、第１の領域の一辺に沿って設けられた第２の領域と、を備えている。さらに、第２の電圧は、第１の領域上を、第１の領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して第１の電源生成回路に供給される。 （もっと読む）

【課題】高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性を有する酸化物半導体を用いたトランジスタを提供する。また、該トランジスタを用い、これまで実現が困難であった高性能の半導体装置を提供する。
【解決手段】トランジスタに、インジウム、スズ、亜鉛およびアルミニウムから選ばれた二種以上、好ましくは三種以上の元素を含む酸化物半導体膜を用いる。該酸化物半導体膜は、基板加熱しつつ成膜する。また、トランジスタの作製工程において、近接の絶縁膜または／およびイオン注入により酸化物半導体膜へ酸素が供給され、キャリア発生源となる酸素欠損を限りなく低減する。また、トランジスタの作製工程において、酸化物半導体膜を高純度化し、水素濃度を極めて低くする。 （もっと読む）

【課題】書き込み回数に制限がなく、消費電力が低く、記憶内容（電荷）の保持特性が改善され、かつ小型化に適した構造の半導体装置および、当該半導体装置を備える、消費電力が低く、記憶内容（電荷）の保持特性が改善された記憶装置を提供する。
【解決手段】半導体装置の有するトランジスタの半導体層として酸化物半導体を用いることで、ソースとドレイン間のリーク電流を低減できるため、半導体装置および当該半導体装置を備える記憶装置の消費電力低減、保持特性の改善を達成できる。また、トランジスタのドレイン電極、半導体層およびドレイン電極と重なる第１の電極により容量素子を形成し、容量素子と重なる位置でゲート電極を上層へ取り出す構造とした。これにより、半導体装置および当該半導体装置を備える記憶装置を小型化できる。 （もっと読む）

【課題】チャネル領域を拡大することが可能な半導体装置の製造方法を提供する。
【解決手段】素子分離用の溝部３を形成した後、素子分離絶縁膜４として、当該溝部３に埋め込まれた状態で基板２の面上を覆うシリコン酸化膜２６，３１を形成する工程と、シリコン酸化膜２６，３１上に少なくとも埋め込みゲート用の溝部１０を形成する位置に開口部を有するマスクパターンを形成する工程と、マスクパターンの開口部を通してシリコン酸化膜３１を異方性エッチングにより選択的に除去することによって、当該シリコン酸化膜３１に第１の溝部９と同じ幅及び深さとなる第２の溝部１０を形成する工程と、第２の溝部１０の底面及び側面に位置するシリコン酸化膜２６，３１を等方性エッチングにより選択的に除去することによって、当該第２の溝部１０を活性領域６に形成される第１の溝部９よりも深く、且つ、第１の溝部９よりも大きい幅とする工程とを含む。 （もっと読む）

【課題】ゲインセルとして知られている２つのトランジスタと１つのキャパシタよりなるメモリセルを改良する。
【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極を書き込みトランジスタのドレインに接続する。また、書き込みトランジスタのソースは、ソース線に接続される。この結果、例えば、キャパシタとしてスタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。ソース線の電位と書き込みビット線の電位を設定することで、特定の書き込みトランジスタのみをオンとし、１つのメモリセルだけを書き換えることもできる。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、容量素子と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、信号線及びワード線に接続された第２のトランジスタと、ワード線、に接続された容量素子とを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とが接続された、半導体装置。 （もっと読む）

【課題】チップ面積を削減することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。電源回路は、電圧を生成するポンプ回路と、ポンプ回路の出力端子に接続され、出力端子の電圧値が所定の値を下回った場合にポンプ回路へ制御信号を出力するリミッタ回路と、出力端子に一端が接続され、出力端子の電圧を調整するように構成されたキャパシタと、キャパシタの他端に接続され、制御信号に基づき所定の電流値の定電流を用いてキャパシタを充電するブースト回路と、ブースト回路の充電動作を停止させるスイッチとを備える。キャパシタは、メモリセルアレイの直下に設けられる。 （もっと読む）

【課題】
バイト、ページおよびブロックで書き込むことができる新単体式複合型不揮発メモリを提供する。
【解決手段】
不揮発メモリアレイは、シングルトランジスタフラッシュメモリセルおよびダブルトランジスタＥＥＰＲＯＭメモリセルを備え、同じ基板上に整合することができ、該不揮発メモリセルは低いカップリング係数の浮遊ゲートを備えて、メモリセル体積を減少でき、該浮遊ゲートをトンネル絶縁層の上に配置し、該浮遊ゲートは該ソース領域の辺縁および該ドレイン領域の辺縁に揃って、且つ該ソース領域辺縁および該ドレイン領域辺縁の幅に画定される幅を備え、該浮遊ゲートと該制御ゲートは５０％より小さい相対的に小さなカップリング係数を備えて、該不揮発メモリセルを縮小できるようにし、該不揮発メモリセルのプログラムはチャネル熱電子方式で達成し、消去は高電圧でＦＮトンネル方式で達成する。 （もっと読む）

【課題】 メモリセルにおける絶縁特性が向上する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】 実施形態に係る不揮発性半導体記憶装置は、半導体領域を持つ。前記半導体領域の表面には金属元素を含む界面領域が設けられる。前記界面領域の表面にはトンネル絶縁膜が設けられる。前記トンネル絶縁膜の表面には電荷蓄積絶縁膜が設けられる。前記電荷蓄積絶縁膜の表面にはブロック絶縁膜が設けられる。前記ブロック絶縁膜の表面には制御ゲート電極が設けられる。 （もっと読む）

【課題】チャネル領域に歪みを導入して半導体装置の特性を向上するとともに、応力印加膜に覆われたゲート配線の断線を防止する。
【解決手段】半導体装置は、第１の素子形成領域１０１に形成された第１の活性領域１０４と、第２の素子形成領域１０２に形成された第２の活性領域１０５と、第１の活性領域１０４上から第２の活性領域１０５上に亘って延伸するゲート配線１０３と、第１の活性領域１０４のうちゲート配線１０３の直下領域に形成された第１のチャネル領域８０と、第２の活性領域のうちゲート配線の直下領域に形成された第２のチャネル領域９０とを備える。ゲート配線１０３は、第１の活性領域１０４上に形成され、引張り応力又は圧縮応力である第１の応力を有する第１の領域１６４と、第１の領域１６４よりも緩和された第１の応力を有する第２の領域１６２とを有している。 （もっと読む）

【課題】半導体メモリ装置、半導体メモリパッケージ、及び半導体メモリ装置の集積度増大方法を提供すること。
【解決手段】半導体メモリ装置は、２の指数ビットの集積度で形成された揮発性メモリセル及び揮発性メモリセルのデータ入出力のための入出力端子を各々具備し、１つのチップに形成することによってインテリム集積度（ｉｎｔｅｒｉｍ ｄｅｎｓｉｔｙ）を有する複数のメモリ領域、並びに、外部から入力されるコマンド及びアドレスに基づいて複数のメモリ領域にデータを書き込みするか、または、複数のメモリ領域からデータを読み出しする動作を制御する少なくとも１つ以上の周辺領域を含む。従って、半導体メモリ装置は、インテリム集積度、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは０以上の整数として互いに相異する）の集積度を有することができる。 （もっと読む）

【課題】占有面積の小さな直線状の電気ヒューズを有する半導体装置を提供する。
【解決手段】複数の突出部１０ｆは、電気ヒューズ部１０ａの中央位置からずれた位置、より具体的には、ビア１０ｄに近くかつビア１０ｅから遠い位置に設けられている。また、複数の突出部２０ｆは、電気ヒューズ部２０ａの中央位置からずれた位置、より具体的には、ビア２０ｄから遠くかつビア２０ｅに近い位置に設けられている。つまり、突出部１０ｆおよび突出部２０ｆは、ジグザグ状に配置されている。 （もっと読む）

【課題】半導体基板のセル領域と周辺回路領域との間に段差をなくして、工程を容易かつ単純にしつつ、特に、コンタクトナットオープン（Ｃｏｎｔａｃｔ ｎｏｔ ｏｐｅｎ）、下部構造物に対するアタック（Ａｔｔａｃｋ）などを防止し、工程歩留まり及び信頼性を向上させることができる不揮発性メモリ装置及びその製造方法を提供すること。
【解決手段】周辺回路領域及び該周辺回路領域より高さが低いセル領域を有する半導体基板と、該半導体基板の前記セル領域上に配置され、複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物と、該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う第１の絶縁膜と、該第１の絶縁膜上の選択ゲート電極と、前記半導体基板の前記周辺回路領域上の周辺回路素子とを備えることを特徴とする。 （もっと読む）

【課題】チャネル領域となる領域の直下だけに熱拡散によってビット線となる拡散層を形成することができる半導体デバイスの製造方法を提供する。
【解決手段】半導体基板の法線方向に複数の半導体ピラーを形成する工程、前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程、前記溝の内部全体を覆うように第１のポリシリコン膜を形成する工程、前記第１のポリシリコン膜上に前記半導体基板内へ拡散させる不純物で構成された不純物層を形成する工程、前記不純物層上に第２のポリシリコン膜を形成する工程、前記第２のポリシリコン膜上に前記不純物の外方拡散を防止する第１の拡散防止膜を形成する工程を経た後、前記不純物を前記溝の底部において前記半導体ピラー内に熱拡散させてビット線となる拡散層を形成する。 （もっと読む）

【課題】微細化による信頼性低下が小さい半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板上に浮遊ゲートと制御ゲートを有する複数の電気的書き換え可能な不揮発性メモリセルを備えたＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、不揮発性メモリセルの互いのソース領域及びドレイン領域を共有し、不揮発性メモリセルが直列接続されている。不揮発性メモリセルのソース領域及びドレイン領域は、シリサイドを用いて形成される。 （もっと読む）

【課題】高密度・高信頼の不揮発性記憶装置を実現する
【解決手段】基板の主面に沿って延在するワード線２上に交互に積層された層間絶縁膜１１〜１５およびゲートポリシリコン層２１ｐ〜２４ｐを含む積層体と、積層体上に形成され、ワード線２と直交して延在するビット線３と、ワード線２およびビット線３の交点に設けられたポリシリコンダイオードＰＤとを有する不揮発性半導体装置を形成する。積層体を貫通してポリシリコンダイオードＰＤの上面を露出する接続孔の内壁には、前記内壁側から順にゲート絶縁膜９、チャネルシリコン膜８ａ、８ｂおよび抵抗変化材料層７を設ける。ワード線２とビット線３とはポリシリコンダイオードＰＤ、チャネルシリコン膜８ａおよび８ｂを介して電気的に接続し、前記内壁に垂直な方向におけるチャネルシリコン膜８ａ、８ｂの合計の膜厚は、チャネルシリコン膜８ａ、８ｂを空乏化することができる膜厚とする。 （もっと読む）

【課題】半導体装置内の回路に用いる構造として、半導体回路の電極体と導通電極とのコンタクト抵抗を良好に維持する。
【解決手段】半導体装置内の回路に用いる構造として、半導体回路の電極体とするシリサイドと、そのシリサイドと電気的に接続され、ストッパ層を取り除いて該シリサイドの側面を露出させた空間に形成された導通電極とするコンタクトプラグとを設ける。 （もっと読む）

【課題】 パルスフォーミングと同程度の短時間で、スイッチング動作時の書き換え電流がＤＣフォーミングで達成される書き換え電流程度に抑えることのできる可変抵抗素子のフォーミング処理方法を提供する。
【解決手段】
可変抵抗素子に電圧パルスを印加して、製造直後の初期高抵抗状態にある可変抵抗素子をスイッチング動作が可能な可変抵抗状態に変化させるフォーミング処理が、可変抵抗素子が低抵抗化する閾値電圧より低い電圧振幅の第１パルスを可変抵抗素子の両電極間に印加する第１ステップと、第１ステップの後に、当該第１パルスと同極性であって閾値電圧以上の電圧振幅の第２パルスを可変抵抗素子の両電極間に印加する第２ステップとを含んでなる。 （もっと読む）