【課題】不揮発性記憶素子の初期化電圧のばらつきの発生を抑えつつ、従来に比べて初期化電圧の低減を図ることができる抵抗変化型の不揮発性記憶素子を提供する。
【解決手段】第１の層間絶縁層１０２、下部電極１０５、上部電極１０７及び抵抗変化領域１０６を備え、抵抗変化領域１０６は積層された第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａを有し、第１の抵抗変化領域１０６ｂは第１の遷移金属酸化物で構成され、第２の抵抗変化領域１０６ａは第２の遷移金属酸化物で構成され、第２の遷移金属酸化物の酸素不足度は第１の遷移金属酸化物の酸素不足度より小さく、抵抗変化領域１０６の上面は上部電極１０７と接し、抵抗変化領域１０６の底面は下部電極１０５及び第１の層間絶縁層１０２と接し、抵抗変化領域１０６の底面と下部電極１０５の接する面の面積は抵抗変化領域１０６の上面と上部電極１０７の接する面の面積より小さい。 （もっと読む）

【課題】高密度・高信頼の不揮発性記憶装置を実現する
【解決手段】基板の主面に沿って延在するワード線２上に交互に積層された層間絶縁膜１１〜１５およびゲートポリシリコン層２１ｐ〜２４ｐを含む積層体と、積層体上に形成され、ワード線２と直交して延在するビット線３と、ワード線２およびビット線３の交点に設けられたポリシリコンダイオードＰＤとを有する不揮発性半導体装置を形成する。積層体を貫通してポリシリコンダイオードＰＤの上面を露出する接続孔の内壁には、前記内壁側から順にゲート絶縁膜９、チャネルシリコン膜８ａ、８ｂおよび抵抗変化材料層７を設ける。ワード線２とビット線３とはポリシリコンダイオードＰＤ、チャネルシリコン膜８ａおよび８ｂを介して電気的に接続し、前記内壁に垂直な方向におけるチャネルシリコン膜８ａ、８ｂの合計の膜厚は、チャネルシリコン膜８ａ、８ｂを空乏化することができる膜厚とする。 （もっと読む）

【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。 （もっと読む）

【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。 （もっと読む）

【課題】不揮発性の記憶装置を有するＣＡＭとする際に、メモリセルの低消費電力化を図ることのできる半導体記憶装置を提供することを課題の一とする。また、データの書き込みを繰り返し行う際の劣化をなくすことができる半導体記憶装置を提供することを課題の一とする。また、メモリセルの高密度化が可能な不揮発性の記憶装置を提供する。
【解決手段】酸化物半導体を半導体層に有する第１のトランジスタ及び当該第１のトランジスタをオフ状態とすることで書き込んだデータに対応する電位を保持できる容量素子を有するメモリ回路と、書き込んだ電位を参照するための参照回路を有し、参照回路を構成する第２のトランジスタの導通状態を検出することで、整合するデータのアドレスを取得し、高速な検索機能を可能にした半導体記憶装置である。 （もっと読む）

【課題】微細なパターンと比較的サイズが大きめのパターンとを有するパターン形成方法で、サイズが大きめのパターンを従来に比して精度良く形成することができるパターン形成方法を提供する。
【解決手段】実施形態によれば、加工対象上の芯材膜３１に開口を形成した後、マスク膜３２をコンフォーマルに形成する。マスク膜３２をエッチバックして芯材膜３１の側面に第１の幅のマスク膜３２を残す。開口の形成領域以外の領域にレジストパターン３５ａを形成し、これをマスクに芯材膜３１をエッチングする。さらに、芯材膜３１をスリミングして第１の幅より小さい第２の幅のラインアンドスペース状のパターンを形成する。側壁膜をコンフォーマルに形成した後、エッチバックし、さらに芯材膜３１を除去して、加工対象上に側壁膜からなる側壁パターンを形成する。そして側壁パターンで加工対象をエッチングする。 （もっと読む）

【課題】抵抗素子を有する半導体装置に関し、集積度を低下することなく低消費電力化と高い回路精度とを実現しうる半導体装置を提供する。
【解決手段】半導体材料により形成された複数の抵抗素子と、複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する２つの接続ノード間に加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有する。 （もっと読む）

【課題】フラッシュメモリの動作速度及び耐久性を向上させる技術の提供。
【解決手段】メモリが、行及び列を含むメモリセルのアレイを有している。該メモリは、アレイ内の単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加するとともに、単数又は複数のワード線上の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する、ワード線に結合された回路部を有し、第１の離隔位置のセットにおける位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の離隔位置のセットにおける位置と第２の離隔位置のセットにおける位置との間に、単数又は複数のワード線の加熱をもたらす電流の流れが誘導される。 （もっと読む）

【課題】回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える技術を提供する。
【解決手段】第１のビットライン（ＢＬ）に接続された出力と第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力と、第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータと、第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、それぞれのＣＭＯＳインバータはプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２を備え、パスゲートトランジスタは、プルアップトランジスタ又はプルダウントランジスタによって構成される。 （もっと読む）

【課題】従来のＤＲＡＭでは、ビット線をキャパシタとセルトランジスタの間に形成するため、構造が複雑であったり、回路の特性を犠牲にしたりする必要があり、集積化の面で大きな障害となっている。
【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極をセルトランジスタのドレインに接続する。また、セルトランジスタのソースは、ソース線に接続される。この結果、例えば、スタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。ソース線は、半導体基板上に形成された不純物領域や、ワード線に平行な配線を用いることができるので、構造が単純となる。 （もっと読む）

【課題】抵抗変化を利用したマルチレベルのデータをセンシングする非揮発性メモリ装置において、読出し動作の回数を減らし、読出し動作の制御に係わる回路の面積を縮小する。
【解決手段】非揮発性メモリ装置は、１つ以上の単位セルを含んでデータの読出し又は書込みが行なわれるセルアレイと、単位セルに格納されたデータに対応するセンシング電圧ＳＡＩと基準電圧ＲＥＦを比較及び増幅して出力し、ビットラインがプリチャージされた以後にセンシングイネーブル信号ＳＥＮの活性化区間で、単位セルの抵抗値に応じてセンシング電圧がディスチャージされる時間の差を測定し、データをセンシングするセンシング部１００とを含む。 （もっと読む）

【課題】高い信頼性で書き込み・消去・読み出しが可能な低コストの半導体不揮発性記憶装置およびその製造方法を提供する。
【解決手段】実施形態の半導体不揮発性記憶装置は、基体Ｓと、第１の電極２と、機能膜１０と、第２の電極５０と、を持つ。前記第１の電極２は、前記基体Ｓ上に設けられる。前記機能膜１０は、前記第１の電極２上に成膜されて記憶媒体をなす。前記第２の電極５０は、上面に凸の曲面を有するように、前記機能膜１０上または前記機能膜１０内に設けられる。 （もっと読む）

【課題】配線基板上にメモリチップとマイコンチップとを搭載してシステムを構成するシステム・イン・パッケージ（ＳＩＰ）型半導体装置の小型化、高速化を推進する。
【解決手段】配線基板１０の上面にマイコンチップ２０とメモリチップ３０を搭載する際、メモリチップ３０の第１チップ辺３１ａ（データ系電極パッド３３Ｄが配置された辺）に沿って配置された配線基板１０の第２導電パッド１５が、平面視において、マイコンチップ２０の第３チップ辺２１ｃの延長線と第４チップ辺２１ｄの延長線との間の領域に位置するようにメモリチップ３０を配置することで、マイコンチップ２０のデータ系電極パッド２３Ｄとメモリチップ３０のデータ系電極パッド３３Ｄとを接続するデータ系配線１６Ｄの長さを最短化する。 （もっと読む）

【課題】微細化及び高集積化を達成した酸化物半導体を用いた半導体装置において、安定した電気的特性を付与し、高信頼性化する。
【解決手段】酸化物半導体膜を含むトランジスタ（半導体装置）において、酸化物半導体膜を、絶縁層に設けられたトレンチ（溝）に設ける。トレンチは曲率半径が２０ｎｍ以上６０ｎｍ以下の曲面状の下端コーナ部を含み、酸化物半導体膜は、トレンチの底面、下端コーナ部、及び内壁面に接して設けられる。酸化物半導体膜は、少なくとも下端コーナ部において表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜である。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。また、不良を抑制しつつ微細化を達成した半導体装置を提供する。
【解決手段】トレンチを有する絶縁層に接して、ソース領域またはドレイン領域として機能する領域の膜厚が、チャネル形成領域として機能する領域の膜厚よりも厚い酸化物半導体層を形成する。該酸化物半導体層を用いたトランジスタは、ソース抵抗またはドレイン抵抗を低減することができると共に、しきい値のバラツキ、電気特性の劣化、ノーマリーオン化を抑制することができ、信頼性の高いトランジスタとすることができる。 （もっと読む）

【課題】メモリセルが３次元的に積層された不揮発性半導体記憶装置を工程数の増大を抑制しながら製造可能な不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板１０１上にスペーサ膜１０４とチャネル半導体膜１０３とを交互に複数層積層させた積層構造を形成し、積層構造に第１の方向に延在するトレンチを形成する。ついで、トレンチからチャネル半導体膜１０３を第２の方向にリセスして空隙を形成し、空隙内のチャネル半導体膜１０３上にトンネル誘電体膜１０８を形成し、フローティングゲート電極膜１０９を埋め込む。その後、第１の方向に隣接するメモリセル間でフローティングゲート電極膜１０９が分離され、チャネル半導体膜１０３が分離されないように、積層構造を第１の方向に所定の間隔で分割する。また、第２の方向に隣接するメモリセル間でチャネル半導体膜１０３が分離されるように、積層構造を第２の方向に所定の間隔で分割する。 （もっと読む）

【課題】不揮発性であって、作製が簡単であり、追記が可能な記憶回路を有する半導体装置の提供を課題とする。
【解決手段】本発明の半導体装置は、複数のトランジスタと、前記トランジスタのソース配線又はドレイン配線として機能する導電層と、前記複数のトランジスタのうちの１つの上に設けられた記憶素子及びアンテナとして機能する導電層とを有し、前記記憶素子は、第１の導電層と、有機化合物層又は相変化層と、第２の導電層とが順に積層された素子であり、アンテナとして機能する前記導電層と前記複数のトランジスタのソース配線又はドレイン配線として機能する導電層とは、同じ層上に設けられていることを特徴とする。 （もっと読む）

【課題】微細化が可能であるメモリセル構造を備える半導体装置を提供する。
【解決手段】ワード線と、ビット線と、電源ノードと、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、メモリ素子の第２の領域とは独立して設けられてメモリ素子の第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、を備える。 （もっと読む）

【課題】より小型なｅヒューズモジュールを提供する。
【解決手段】半導体デバイスが、ｅヒューズモジュールおよびプログラミング電流生成器を有する。ｅヒューズモジュールが電気的にプログラミングするｅヒューズ素子（２２６）のアレイを含む。プログラミング電流発生器が、複数の基準トランジスタ素子（Ｍ０〜Ｍ６）のセットと、基準トランジスタ素子（Ｍ０〜Ｍ６）を活性化させて、選択された基準電流を生成するセレクタ（２５４）と、アレイの選択されたｅヒューズ素子（２２６）に、選択された基準電流に応じたプログラミング電流を印加して、ｅヒューズ素子（２２６）の抵抗をプログラミングするカレントミラー（Ｍ７、Ｍ８、Ｍ９）とを有する。 （もっと読む）

【課題】リペア過程が簡素化された半導体メモリ装置及びそのリペア方法を提供する
【解決手段】半導体メモリ装置２００は、複数のメモリセルを含む第１のメモリチップないし第３のメモリチップ２１０〜２３０と、第１のリペアチップ２４０とを備え、第１のリペアチップ２４０は、第１のメモリチップないし第３のメモリチップ２１０〜２３０のそれぞれに含まれた複数のメモリセル２１２Ａ，２１２Ｂ，・・・のうち、欠陥が発生した任意のメモリセルをリペアするための第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ，２４１Ｂ，２４３Ａ，２４３Ｂ，２４５Ａ，２４５Ｂと、メモリチップ２１０〜２３０毎に欠陥が発生した任意のメモリセルを代替するための、複数の第１のリダンダンシメモリセルないし第３のリダンダンシメモリセル２４２Ａ，２４２Ｂ，２４４Ａ，２４４Ｂ，２４６Ａ，２４６Ｂとを含む。 （もっと読む）