【課題】より小型なｅヒューズモジュールを提供する。
【解決手段】半導体デバイスが、ｅヒューズモジュールおよびプログラミング電流生成器を有する。ｅヒューズモジュールが電気的にプログラミングするｅヒューズ素子（２２６）のアレイを含む。プログラミング電流発生器が、複数の基準トランジスタ素子（Ｍ０〜Ｍ６）のセットと、基準トランジスタ素子（Ｍ０〜Ｍ６）を活性化させて、選択された基準電流を生成するセレクタ（２５４）と、アレイの選択されたｅヒューズ素子（２２６）に、選択された基準電流に応じたプログラミング電流を印加して、ｅヒューズ素子（２２６）の抵抗をプログラミングするカレントミラー（Ｍ７、Ｍ８、Ｍ９）とを有する。 （もっと読む）

【課題】リペア過程が簡素化された半導体メモリ装置及びそのリペア方法を提供する
【解決手段】半導体メモリ装置２００は、複数のメモリセルを含む第１のメモリチップないし第３のメモリチップ２１０〜２３０と、第１のリペアチップ２４０とを備え、第１のリペアチップ２４０は、第１のメモリチップないし第３のメモリチップ２１０〜２３０のそれぞれに含まれた複数のメモリセル２１２Ａ，２１２Ｂ，・・・のうち、欠陥が発生した任意のメモリセルをリペアするための第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ，２４１Ｂ，２４３Ａ，２４３Ｂ，２４５Ａ，２４５Ｂと、メモリチップ２１０〜２３０毎に欠陥が発生した任意のメモリセルを代替するための、複数の第１のリダンダンシメモリセルないし第３のリダンダンシメモリセル２４２Ａ，２４２Ｂ，２４４Ａ，２４４Ｂ，２４６Ａ，２４６Ｂとを含む。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置を提供する。
【解決手段】絶縁層に凸状部またはトレンチ（溝部）を形成し、該凸状部またはトレンチに接して半導体層のチャネル形成領域を設けることで、チャネル形成領域を基板垂直方向に延長させる。これによって、トランジスタの微細化を達成しつつ、実効的なチャネル長を延長させることができる。また、半導体層成膜前に、半導体層が接する凸状部またはトレンチの上端コーナー部に、Ｒ加工処理を行うことで、薄膜の半導体層を被覆性良く成膜する。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置を提供すること。また、安定した電気的特性が付与された、信頼性の高い半導体装置を提供すること。
【解決手段】絶縁層に凸状構造体を形成し、該凸状構造体に接して酸化物半導体層のチャネル形成領域を設けることで、チャネル形成領域を３次元方向（基板垂直方向）に延長させる。これによって、トランジスタの微細化を達成しつつ、実効的なチャネル長を延長させることができる。また、凸状構造体の上面と側面とが交わる上端コーナー部に曲面を形成し、酸化物半導体層が当該曲面に垂直なｃ軸を有する結晶を含むように形成する。これによって、酸化物半導体層の可視光や紫外光の照射による電気的特性の変化を抑制することができる。 （もっと読む）

【課題】半導体メモリのセンス増幅器は、回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える必要がある。
【解決方法】本発明の差動センス増幅器は、第１のビットライン（ＢＬ）に接続された出力および第１のビットラインに対して相補的な第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力および第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータとを備え、それぞれのＣＭＯＳインバータはプルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）を備え、プルアップトランジスタ（Ｍ２１、Ｍ２２）またはプルダウントランジスタ（Ｍ３１、Ｍ３２）のソースは、トランジスタのソースと電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源またはプルダウン電圧源に電気的に結合され、接続されることを特徴とする。 （もっと読む）

【課題】本発明は、従来のＳＲＡＭメモリセルでは、Ｐウエル領域の基板へのコンタクトをとるために、拡散層の形を鍵状に曲げる必要があった。このため、対称性が悪く微細化が困難であるという問題があった。
【解決手段】ＳＲＡＭセルを構成するインバータが形成されたＰウエル領域PW1、PW2が２つに分割されてＮウエル領域NW1の両側に配置され、トランジスタを形成する拡散層に曲がりがなく、配置方向が、ウエル境界線やビット線に平行に走るように形成される。アレイの途中には、基板への電源を供給するための領域が、メモリセル３２ローあるいは、６４ロー毎に、ワード線と平行に形成される。 （もっと読む）

【課題】ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０内に形成されたビットライン１４と、ビットライン１４上にビットライン１４の長手方向に連続して設けられた絶縁膜ライン１８と、ビットライン１４間の半導体基板１０上に設けられたゲート電極１６と、ゲート電極１６上に接して設けられ、ビットライン１４の幅方向に延在したワードライン２０と、ビットライン１４間でありワードライン２０間の半導体基板に形成されたトレンチ部２２と、を具備する。 （もっと読む）

【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。 （もっと読む）

【課題】隣接するメモリセル間およびメモリセルと選択トランジスタとの間に間隙を設け
つつ、選択トランジスタおよび周辺回路における短絡を抑制する。
【解決手段】本実施形態による半導体記憶装置は、ゲートを有する複数のメモリセルが直
列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリ
ングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択ト
ランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲ
ートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空
隙がある。 （もっと読む）

【課題】電力の供給がない状況でも記憶内容の保持が可能かつ、書き込み回数にも制限がない新たな構造の半導体記憶装置を提供する。
【解決手段】第１のトランジスタのソースまたはドレインの一方が第２のトランジスタのソースまたはドレインの一方と接続し、第１のトランジスタのゲートが第３のトランジスタのソースまたはドレインの一方、およびキャパシタを構成する一対の容量電極の一方と接続し、第１のトランジスタのソースまたはドレインの他方および第３のトランジスタのソースまたはドレインの他方がビット線と接続し、第３のトランジスタのゲートがワード線と接続し、第２のトランジスタのゲートおよびソースまたはドレインの他方がソース線と接続し、キャパシタを構成する一対の容量電極の他方が共通配線と接続し、共通配線はＧＮＤに接続し、共通配線は上面から見て網状に設けられ、第３のトランジスタはその網の目に設けられる半導体記憶装置。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または
、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】絶縁層と、絶縁層中に埋め込まれたソース電極、およびドレイン電極と、絶
縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層と
、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、絶縁
層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根（ＲＭＳ）
粗さが１ｎｍ以下であり、絶縁層表面の一部とソース電極表面との高低差、および絶縁層
表面の一部とドレイン電極表面との高低差は、５ｎｍ以上の半導体装置である。 （もっと読む）

【課題】ＤＲＡＭの回路規模や信号伝搬時間を抑制する。
【解決手段】半導体記憶装置には、不良なメモリセルのアドレスを記憶するためのヒューズ素子１２０が配列されるヒューズ領域１１６が形成される。ヒューズ領域１１６のまわりにはガードリング１１８が形成され、ガードリング１１８はパッシベーション膜１２４によって覆われる。ただし、ヒューズ領域１１６の上のパッシベーション膜１２４には開口部１２６が設けられる。ガードリング１１８は、第１層１２８の第１リング１３４、第２層１３０の第２リング１３６および第３層１３２の第３リング１３８とそれらを接続する第１接続リング１４２、第２接続リング１４４を含む。ここで、第２リング１３６の下に第１リング１３４の非形成領域が確保されるように、第１リング１３４を第２リング１３６の内側に配置する。 （もっと読む）

【課題】埋め込みビットライン型不揮発メモリの微細化に適した製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造を提供する。
【解決手段】導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてＳＯＮＯＳ構造セルとする。これにより、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。また、Ｓｉ_３Ｎ_４のサイドウォールを設けてイオン注入することでビットラインを形成する。これにより、メモリセルの微細化が可能となる。 （もっと読む）

【課題】配線間のピッチを縮小可能にした半導体装置を提供する。
【解決手段】半導体基板に形成された複数のトランジスタと、第１の方向に延在する第１の配線を備えた第１の配線層と、第１の配線層よりも上層に設けられ、第１の方向と交差する第２の方向に延在し、第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、半導体基板と第１の配線層との間に設けられ、複数のトランジスタに接続する第１の中継配線と、第１の中継配線が形成された第１の中継配線層と第１の配線層との間に設けられ、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線とを有する構成である。 （もっと読む）

【課題】隣接するメモリセルゲート電極間に空隙を形成することで結合容量を抑制し、複数のコンタクト同士の短絡を防止しメモリの信頼性を向上する。
【解決手段】半導体記憶装置は、複数の選択ゲート電極間に形成され、選択ゲート電極に近接した側の側面と当該選択ゲート電極との第２間隔が第１間隔より広い層間絶縁膜１１と、複数のメモリセルゲート電極間に空隙ＡＧを備えるよう当該空隙ＡＧの上部を被覆し、複数の選択ゲート電極間においては当該選択ゲート電極の側面および層間絶縁膜１１の側面に沿って形成され、その上部に窪部Ｒを備えて形成されたエアギャップ形成膜１２と、複数のメモリセルゲート電極上のエアギャップ形成膜１２上に形成され、複数の選択ゲート電極間ではエアギャップ形成膜１２の窪部Ｒの内側に埋込まれたリフィル膜１３と、複数の素子領域に接触するように層間絶縁膜１１に形成された複数のコンタクトＣＢａ，ＣＢｂを備える。 （もっと読む）

【課題】ＤＲＡＭ回路などのように容量を内蔵する半導体装置において、コンタクト容量およびコンタクト抵抗を増加させることなく、容量の容量値を増加させる。
【解決手段】セルコンタクトが形成されるセルコンタクト部にまで容量の形成場所を延長することで、容量値のさらなる増大が可能となる。なお、容量部、容量コンタクト部およびセルコンタクト部にまたがる容量の形成には、ＡＬＤ法などによるスパッタ装置を用いることが好ましい。 （もっと読む）

【課題】 パストランジスタ間の空間確保が可能な不揮発性メモリ装置を提供する
【解決手段】 不揮発性メモリ装置１００が備える行デコーダ１２０は、パストランジスタ部１２３＿Ｌ、１２３＿Ｒを含む。パストランジスタ部１２３＿Ｌ、１２３＿Ｒは、メモリブロック１１０の左右に配列される。ブロック選択信号ＢＬＫＷＬ１によって共通ゲートを形成するパストランジスタ端Ｐａｓｓ ＴＲ ０とパストランジスタ端Ｐａｓｓ ＴＲ ８とは、選択的に活性化される第１駆動信号ラインＳＩ１及び第２駆動信号ラインＳＩ２によって独立して駆動される。互に異なるブロック選択信号ＢＬＫＷＬによって駆動されるパストランジスタは、１つの活性領域の上に形成され得る。これにより、１つの活性領域の上に２つのパストランジスタを形成する場合、パストランジスタ部１２３＿Ｌ、１２３＿Ｒのチャンネル方向の大きさを減らすことができる。 （もっと読む）

【課題】同じ拡散層に形成されて対照的な動作を行うトランジスタは、拡散層に対して対照的に配置されるのが一般的である。この固定観念を捨てることで、半導体集積回路装置の設計に係る制約の一部を回避し、サイズダウンおよび製造コストの節約を可能とするレイアウトを用いた半導体集積回路装置を提供する。
【解決手段】本発明によれば、同じ拡散層に形成されて対照的な動作を行う２つのトランジスタを、あえて非対称的に配置することで、半導体集積回路装置のさらなるサイズダウンが可能となる。 （もっと読む）

【課題】配線幅若しくは配線間隔の縮小に伴い、加工限界の制約を受けるために微細な配線形成が困難になりつつある。
【解決手段】絶縁層（第１の絶縁層１２及び第２の絶縁層１３）に溝１５を形成し、導体膜（バリア膜１６及び金属膜１７）を溝１５を埋設しない膜厚で形成し、続いて導体膜をエッチバックすることで溝１５の側壁にサイドウォール状の配線１８を形成することで、配線幅は導体膜の膜厚で制御できるために加工限界の制約を受けず、配線抵抗は配線高さを高くすることにより所定の配線抵抗を維持することができる。 （もっと読む）

【課題】従来のＲｅＲＡＭを有する半導体装置では、メモリ素子特性にばらつきが生ずるおそれがあった。
【解決手段】基板１１を覆う第１の絶縁膜２３を形成する工程と、第１の絶縁膜２３を貫通する導電プラグ２４を形成する工程と、導電プラグ２４の上部を一部除去して、導電プラグ２４の上面を底面として有し、かつ、一部除去した導電プラグ２４に覆われていた部分の第１の絶縁膜２３を側壁として有する孔部を形成する工程と、孔部の側壁を覆い、孔部の底面の一部を露出させる側壁絶縁膜２５を形成する工程と、孔部の側壁絶縁膜２５および底面を覆う可変抵抗膜２６を形成する工程と、可変抵抗膜２６を覆う導電膜２７を形成する工程と、を有する。 （もっと読む）