【課題】非選択メモリセルに流れる逆方向電流を低減させた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、選択第１配線に選択第１配線電圧を供給し、非選択第１配線に非選択第１配線電圧を供給する第１配線制御回路と、アクセス対象となるメモリセルに接続された第２配線である選択第２配線に選択第２配線電圧を供給し、その他の第２配線である非選択第２配線に非選択第２配線電圧を供給する第２配線制御回路とを備え、メモリセルは、第１ダイオードのアノード側に第２配線が接続され、第１ダイオードのカソード側に第１配線が接続され、メモリセルアレイは、第２配線制御回路及びメモリセル間の第２配線に挿入され、第２配線制御回路側をアノード、メモリセル側をカソードとする第２ダイオードを有することを特徴とする。 （もっと読む）

【課題】ビット当たりの単価を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に沿う第１部分(11a)と第２方向に沿いかつ第１部分と接続された第２部分(11b)とを有し、第２部分において半導体材料を含み、第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線(11)を含む。可変抵抗膜(15)は、第１配線の第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る。第２配線(12)は、可変抵抗膜の第１面と対向する第２面と接続されている。制御線(13)は、第１平面と交わる方向に沿い、少なくとも２つの第１配線の第２部分の半導体材料を含む部分と絶縁膜を介して接し、第１配線の第２部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。 （もっと読む）

【課題】残渣による配線間のショートの発生を防ぐ。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。 （もっと読む）

【課題】メモリの選択的な書き込みを行う際のパストランジスタのゲート絶縁膜の破壊を防ぐとともにパストランジスタのゲート絶縁膜を薄くすることを可能にし、かつメモリの微細化によって書き込み効率が損なわれない不揮発性プログラマブルロジックスイッチを提供する。
【解決手段】第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子とを有する第１メモリと、ソース／ドレインの一方が第２端子に接続される第１トランジスタと、第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタとを備えた、第１セルおよび第２セルを有する。第１セルの第１メモリの第３端子と、第２セルの第１メモリの第３端子は共通に接続され、第１セルに書き込みを行う場合、第３端子が書き込み電源に接続され、第１セルの第１端子は接地電源に接続され、第２メモリの第１端子は書き込み防止電源に接続される。 （もっと読む）

【課題】レイアウト面積の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、２つのメモリセルアレイ１０Ｕ，１０Ｄと、それら２つのメモリセルアレイ１０Ｕ，１０Ｄで共有されるセンスアンプ３０と、メモリセルアレイ１０Ｕ，１０Ｄからのデータ読み出しを制御する制御回路５０とを有している。メモリセルアレイ１０Ｕは、ｍ本のワード線ＷＬ０Ｕ〜ＷＬｍＵと、ｎ本のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕと、これらワード線ＷＬ０Ｕ〜ＷＬｍＵとビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの交差点に設けられたメモリセルＭＣと、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕとダミーワード線ＤＷＬＵとの交差点に設けられたダミーセルＤＭＣとを有している。制御回路５０は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ３０のリファレンスレベルを生成する。 （もっと読む）

【課題】ゲート面積に依存するトランジスタばらつきを抑制し、読み出し動作を高速化した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ロウ方向に延びるワード線ＷＬ、カラム方向に延びる複数のビット線ＢＬ０，ＢＬ１，ＢＬ２で構成されたビット線グループ、並びに、トランジスタからなりワード線及びビット線グループの交差部に設けられたメモリセル、を有するメモリセルアレイと、ビット線を介してメモリセルからデータを読む読み出し回路とを備え、メモリセルは、トランジスタのソース又はドレインを、ビット線グループに属する複数のビット線ＢＬ０，ＢＬ１，ＢＬ２のいずれとも接続しないか又はいずれか１本とだけ接続するかの異なる接続状態を有し、トランジスタのゲートとなるアクティブ領域ＡＡは、ビット線グループの複数のビット線ＢＬ０，ＢＬ１，ＢＬ２の配置領域及び各ビット線間のスペースに連続的に形成されている （もっと読む）

【課題】素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法（ＦＳ方式）を採用しつつ、補助ゲートに給電するための新たな専用の配線を設けることによるチップの縮小化の弊害を解消する半導体装置を提供する。
【解決手段】半導体基板２に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置１であって、半導体基板２に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲート２８ａが、半導体基板２と電気的に接続されている。 （もっと読む）

【課題】高集積化が可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、一方向を長手方向とした第１アクティブエリアと、前記一方向を長手方向とした第２アクティブエリアと、前記第１アクティブエリアにおける前記一方向の一方の端部に形成され、第１導電形である第１ウェルコンタクト層と、前記第１アクティブエリアにおいて前記一方向に沿って断続的に形成され、第２導電形である複数の第１ソース・ドレイン層と、前記第２アクティブエリアにおける前記一方向の一方の端部に形成され、第２導電形である第２ウェルコンタクト層と、前記第２アクティブエリアにおいて前記一方向に沿って断続的に形成され、第１導電形である複数の第２ソース・ドレイン層と、を備える。各前記第１アクティブエリア及び各前記第２アクティブエリアにおける前記一方の端部は、相互に同じ側である。 （もっと読む）

【課題】不揮発性半導体記憶装置の動作電力を低減する。
【解決手段】不揮発性半導体記憶装置は、ＴｉＮ層からなる上部電極ＴＥ及びバリアメタルＢＭ１，ＢＭ２と、金属酸化物ＨｆＯｘ層を有する可変抵抗素子ＶＲと、ポリシリコン層及びポリシリコン層と金属酸化物ＨｆＯｘ層との界面に形成されたＳｉＧｅ層を有する下部電極ＢＥと、バリアメタルＢＭ１と、ＮＩＰ層からなるバイポーラ型の電流整流素子Ｄｉとを直列接続したメモリセルＭＣを備える。 （もっと読む）

【課題】高品質な半導体装置を提供する。
【解決手段】第１の絶縁膜１１１、第１の電極１１２、第２の絶縁膜１１３、及び第２の電極１１４を含むゲート構造を有するメモリセルＭＣが複数設けられた記憶部１１と、少なくとも外部１００からのデータを受信し、記憶部にデータを供給する端子１５と、第１の絶縁膜、第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ１６ａ、一端が第１のトランジスタの電流経路の他端に接続され、他端が端子に接続される第１の抵抗素子１６ｂ、一端が端子及び第１の抵抗素子の他端に接続される第２の抵抗素子１６ｃ及び、ゲート構造を有し、電流経路の一端が第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される第２導電型の第２のトランジスタ１６ｄを含む第１の回路１６と、を備える。 （もっと読む）

【課題】メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、隣接するメモリセル積層構造間、及び、メモリセル積層構造−選択ゲート積層構造間のショートを防ぐことができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置であって、前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】微細化されても、コントロールゲートとフローティングゲートとの間のカップリング容量比を増大させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。第１の絶縁膜は、半導体基板上に形成されている。フローティングゲートは、第１の絶縁膜上に設けられた第１のフローティングゲート部分、第１のフローティングゲート部分上に設けられた中間絶縁膜、および、中間絶縁膜上に設けられた第２のフローティングゲート部分を含み、電荷を蓄積可能に構成されている。第２の絶縁膜は、フローティングゲートの上面および側面に設けられている。コントロールゲートは、第２の絶縁膜を介してフローティングゲートの上面および側面に対向し、フローティングゲートの電圧を制御する。フローティングゲートの側面において中間絶縁膜が第１および第２のフローティングゲート部分に対して窪んでいる。 （もっと読む）

【課題】高電界リークを低減して、書き込み特性を向上させる。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。そして、前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第２のシリコン窒化膜を有し、前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を消失させた。 （もっと読む）

【課題】不揮発性半導体記憶装置の加工精度をより向上させる。
【解決手段】実施形態によれば、不純物含有領域と、被エッチング領域と、を有する半導体層を形成し、それぞれの表面から内部にかけて第１絶縁層を形成し、第１絶縁膜を介して、半導体層上に複数の電極層を含む積層体を形成し、積層体に、被エッチング領域に達し第２絶縁層を挟む一対のホールを形成し、被エッチング領域を一対のホールを通じて除去し、半導体層に一対のホールのそれぞれの下端とつながった空間部を形成し、一対のホールのそれぞれの側壁に、メモリ膜を形成し、空間部の内壁に第４絶縁層を形成し、一対のホールのそれぞれの側壁と空間部の内壁とに形成されたメモリ膜の表面に、チャネルボディ層を形成する。 （もっと読む）

【課題】チャネル領域にシリコンを含まない材料を用いる半導体装置であって、微細化に伴いゲート絶縁層が薄膜化されても、ゲートリーク電流が抑制された半導体装置を提供する。
【解決手段】ゲート絶縁層として熱酸化シリコン層を用いる。熱酸化シリコン層を用いることで、ＣＶＤ法やスパッタリング法で形成された酸化シリコン層を用いる場合よりゲートリーク電流を抑制することができる。ゲート絶縁層に熱酸化シリコン層を用いるために、チャネル領域を含む半導体層を形成する基板とは別にシリコン基板を用意し、シリコン基板上に熱酸化シリコン層を形成する。そして熱酸化シリコン層を、チャネル領域を含む半導体層に貼り合わる。このようにして、半導体層の上に熱酸化シリコン層を形成し、熱酸化シリコン層をゲート絶縁層として用いたトランジスタを形成する。 （もっと読む）

【課題】大容量化が容易であり、高収率且つ高信頼性を有する半導体メモリ装置が提供される。
【解決手段】本発明に従うメモリ装置は、記憶素子と前記記憶素子にデータを書き込むか、又は読み出す周辺回路を含む第１半導体チップ、及び外部と前記第１半導体チップとの間で交換されるデータ又は信号の入出力機能を遂行する第２半導体チップを含み、本発明のその他の特徴に従うメモリ装置は、外部とデータ又は信号を交換するための入出力回路チップ、及び各々前記入出力回路チップから提供される信号に応答して前記データを格納するか、或いは内部に格納されたデータを読み出して前記入出力回路チップへ出力する、垂直方向に積層される複数のコアチップを含む。 （もっと読む）

【課題】メサ状構造の抵抗変化素子の外周部の耐圧を増加させることで、低抵抗経路の形成される位置を制御することで電気特性の歩留まりが良く、高集積化可能な抵抗変化素子を提供することを目的とする。
【解決手段】第１の電極と、当該第１の電極の上に形成された抵抗変化層と、当該抵抗変化層の上に形成された第２の電極と、を少なくとも備え、前記抵抗変化層は、遷移金属酸化物を少なくとも含み、前記抵抗変化層の外周部の酸素濃度は、内部の酸素濃度より高いことを特徴とする。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】ガードリング周辺のメモリセル領域から周辺回路領域へのエッチング液の染み込みを防止する。
【解決手段】半導体装置の製造方法は、メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜の一部を除去してメモリセル領域の周囲にガードリング溝を形成し、ガードリング溝を金属導電材で埋めてガードリングとし、ガードリングを覆うように第１の層間絶縁膜上にサポート膜を形成し、メモリセル領域のサポート膜に開口を形成し、開口を通してウエットエッチングを行うことで、周辺回路領域の第１の層間絶縁膜を残したまま、メモリセル領域の第１の層間絶縁膜を除去する。 （もっと読む）