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Fターム[5F083GA09]の内容

半導体メモリ (164,393) | 改善・改良の目的 (17,234) | 面積縮小 (3,580)

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Fターム[5F083GA09]に分類される特許

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【課題】NANDフラッシュメモリ構造において、各セルについてのライン数を削減して、不揮発性メモリデバイスのピッチを改善すること。
【解決手段】分割ゲートNANDフラッシュメモリ構造が、第1伝導型の半導体基板上に形成される。このNAND構造は、第2伝導型の第1領域と、基板内にこの第1領域から間隔をおいて配置されてこの第1領域との間にチャネル領域を定める、第2伝導型の第2領域と、を備える。各々が上記チャネル領域から絶縁された複数の浮動ゲートが、互いに間隔をおいて配置される。各々が上記チャネル領域から絶縁された複数の制御ゲートが、互いに間隔をおいて配置される。該制御ゲートの各々は、1対の浮動ゲートの間にあって該1対の浮動ゲートに容量的に接続される。各々が上記チャネル領域から絶縁された複数の選択ゲートが、互いに間隔をおいて配置される。該選択ゲートの各々は、1対の浮動ゲートの間にある。 (もっと読む)


【課題】従来の窒化膜側壁を電荷トラップ媒体に利用する場合の信頼性劣化を改善した不揮発性メモリ装置を提供する。
【解決手段】半導体基板21上のゲート絶縁膜22Aと、該ゲート絶縁膜上に順に積層して形成された第1電極膜23、第2電極膜24、及びハードマスク膜25を有するゲート100と、該ゲートの第1電極膜23及び第2電極膜24の両側壁に形成された一対の再酸化側壁スペーサ27と、該再酸化側壁スペーサ及びゲート100のハードマスク膜25の両側壁上に形成された一対の側壁スペーサ28Aと、一対の側壁スペーサ28A上に形成された、電荷を捕獲及び放出する一対の導電性側壁スペーサ29Bと、半導体基板21内に形成された一対のLDD領域26と、半導体基板21内に形成されたソース/ドレイン領域30とを備え、導電性側壁スペーサ29Bが、ゲート100及び側壁スペーサ28Aよりも低い高さを有する。 (もっと読む)


【課題】ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、p型の半導体基板101と、半導体基板101内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタHTkが形成されるp型の第1のPウェル102と、第1のPウェル102を囲み、第1のPウェル102を半導体基板101から電気的に分離するn型の第1のNウェル103と、を備える。 (もっと読む)


【課題】埋込ワード線の高さにばらつきのない半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、複数の素子分離領域を形成すると共に、素子分離領域間に素子形成領域を形成する工程と、素子形成領域に交差する第1の方向に延在するゲート電極溝を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を介して第1導電膜を形成する工程と、ゲート電極溝内を埋め込むように第2導電膜を形成する工程と、第2導電膜上に平坦化膜を形成する工程と、第2導電膜が露出するように平坦化膜をエッチングして除去する第1のエッチング工程と、第2導電膜がゲート電極溝の下部に残留するように第2導電膜をエッチングする第2のエッチング工程と、第1導電膜が前記ゲート電極溝の下部に残留するように第1導電膜をエッチングする第3のエッチング工程と、を有することを特徴とする。 (もっと読む)


【課題】複数のサポート膜間における開口の位置ずれ発生を抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に、第1の犠牲膜、第1のサポート膜、第2の犠牲膜及び第2のサポート膜を順次形成し、これらの膜を貫通するホールを形成し、ホールの内表面を覆い、かつ第2のサポート膜及び第1のサポート膜に接続される王冠型電極を形成し、王冠型電極と第2のサポート膜との接続を少なくとも一部分維持する第1のパターンで、第2のサポート膜に第1の開口を形成し、第1の開口を通じて第2の犠牲膜の一部又は全部を除去し、第1の開口を利用して第1のサポート膜に第2の開口を形成し、第2の開口を通じて第1の犠牲膜を全て除去する、ことを特徴とする。 (もっと読む)


【課題】 低電圧駆動可能で低消費電力型の不揮発性メモリ素子およびその製造方法を提供する。
【解決手段】 本発明のある態様においては、対向配置された第1基体10Aおよび第2基体20Aと、第1基体および第2基体に挟まれる電解質層30とを備えるメモリ素子1000が提供される。第1基体の基板12の一の面12Sの上には、二酸化バナジウムを主成分とするメモリ層100Aが形成され、メモリ層に接している第1電極部110Aと第2電極部120Aとを有している。第2基体の対向基板22は、第1基体に対向する面の上に第3電極部230Aを有している。そして電解質層30は、第1電極部と第2電極部との間においてメモリ層に近接している。本発明のある態様においては、一方の基体に第1〜第3電極部とメモリ層とが形成された別の典型的なメモリ素子2000も提供される。 (もっと読む)


【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置
を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極およびド
レイン電極と、酸化物半導体層、ソース電極およびドレイン電極を覆うゲート絶縁層と、
ゲート絶縁層上のゲート電極と、を有し、酸化物半導体層の厚さは1nm以上10nm以
下であり、ゲート絶縁層は、ゲート絶縁層に用いられる材料の比誘電率をε、ゲート絶
縁層の厚さをdとして、ε/dが、0.08(nm−1)以上7.9(nm−1)以下
の関係を満たし、ソース電極とドレイン電極との間隔は10nm以上1μm以下である半
導体装置である。 (もっと読む)


【課題】半導体層上での占有面積の増加を抑制しながらキャパシタ素子の容量を増大させることができる半導体装置を提供する。
【解決手段】この半導体装置は、素子分離溝2によって分離された複数の活性領域Aを有するn型半導体層3と、素子分離溝2の側壁2bを覆う側壁被覆部17を有する容量膜15と、容量膜15に積層された電極膜18とを含む。n型半導体層3、容量膜15および電極膜18によってキャパシタCが形成されている。 (もっと読む)


【課題】正確に書き込み動作を行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】
複数の素子分離絶縁膜は、半導体層中に形成され、第1方向を長手方向とする。複数の素子形成領域は、素子分離絶縁膜により分離して形成される。素子形成領域にはメモリストリングが形成される。複数の素子形成領域群が素子形成領域により構成される。メモリセルアレイは、第1方向と直交する第2方向において、前記素子形成領域群の間隔が前記素子形成領域群の中の前記素子形成領域の間隔より大きくされている。制御回路は、前記メモリセルアレイに対する書き込み動作を、前記素子形成領域群ごとに実行する。 (もっと読む)


【課題】大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタを提供する。
【解決手段】一の実施形態によれば、メモリ用シフトレジスタは、基板の主面に平行な第1方向に延び、前記第1方向に垂直な第2方向に向かい合う第1及び第2の制御電極を備える。さらに、前記レジスタは、前記第1及び第2の制御電極間において、前記第1の制御電極側に一列に設けられた複数の第1の浮遊電極を備える。さらに、前記レジスタは、前記第1及び第2の制御電極間において、前記第2の制御電極側に一列に設けられた複数の第2の浮遊電極を備える。さらに、前記第1及び第2の浮遊電極の各々は、前記第1方向に垂直な平面に対し、鏡面非対称な平面形状を有する。 (もっと読む)


【課題】ラインスペースパターンと幅の広いパターンが混在する場合であっても、両パターンを精度よく加工する半導体装置の製造方法を提供する。
【解決手段】実施の形態の半導体装置の製造方法は、被加工層上にハードマスク層を形成する。その上に第1のマスク層を形成し、第1のマスク層をパターニングする。第1のマスク層が除去された領域にカーボン層を形成しパターニングする。カーボン層を部分的にエッチングし、カーボン層のパターン幅を縮小する。第1のマスク層と同一材料の第2のマスク層を形成し、エッチングによりカーボン層のパターンの両側面に第2のマスク層を残存させる。第2のマスク層のパターンに挟まれるカーボン層を除去する。第1および第2のマスク層のパターンをマスクにハードマスク層をパターニングする。第1および第2のマスク層のパターンを除去する。ハードマスク層のパターンをマスクに被加工層をパターニングする。 (もっと読む)


【課題】記憶素子の微細化が可能な記憶装置およびその製造方法を提供する。
【解決手段】各々第1電極と第2電極との間に記憶層を有する複数の記憶素子と、ワード線により制御される複数のアクセストランジスタとを備え、前記第1電極は、それぞれ前記アクセストランジスタを介して第1ビット線に接続され、二つの第1電極が、隣り合う異なるアクセストランジスタを介して同一の第1ビット線に接続されていると共に一つの記憶層を共有し、前記一つの記憶層は一本の第2ビット線に接続されている記憶装置。 (もっと読む)


【課題】第1の金属元素および第2の金属元素を含む金属酸化膜を形成する際に、金属酸化膜中の第1の金属元素及び第2の金属元素の組成比の制御性を向上させる。
【解決手段】基板を収容した処理室内に、第1の金属元素を含む第1原料と酸化剤とを供給することで、基板上に第1の金属元素を含む第1の金属酸化膜を形成する工程と、処理室内に、第1原料と第2の金属元素を含む第2原料とを混合した混合原料と酸化剤とを供給することで、基板上に第1の金属元素および第2の金属元素を含む第2の金属酸化膜を形成する工程と、を交互に繰り返すことで、基板上に、第1の金属酸化膜と第2の金属酸化膜とを交互に積層して、第1の金属元素および第2の金属元素を含む第3の金属酸化膜を形成する工程を有する。 (もっと読む)


【課題】1T−DRAMにおいて、高いGIDL電流は、主にPN接合でのリーク電流によるものであり、データ保持時にリーク電流が発生する原因にもなり、DRAMにおける電荷保持時間を低下させている。
【解決手段】ドレイン拡散層のうちゲート電極とオーバーラップする部分を、不純物濃度の異なる2つの部分に分けている。これら2つの部分のうち、不純物濃度がより低い一方の部分では、ボディ部に隣接しており、電界が低減されるためリーク電流が抑制される。また、不純物濃度がより高い他方の部分では、ボディ部から絶縁されており、ゲート絶縁層との界面において比較的大きなトンネル効果が得られる。その結果、GIDL電流を増大しつつ、PN接合によるリーク電流を抑制し、データ保持時間を増大させることが可能となっている。 (もっと読む)


【課題】 対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和する。
【解決手段】 半導体基板100に形成され、半導体素子101を形成するための活性領域と、半導体基板100内に形成され、活性領域を分離するための素子分離領域(STI102、NF104)と、素子分離領域(STI102、NF104)内に設けられた空洞部105を有する半導体装置。 (もっと読む)


【課題】従来の電気化学素子とは逆極性でオンオフ動作を行うイオン移動型電気化学素子を提供する。この素子を従来型の電気化学素子とを組合せれば、低消費電力の相補型回路を構成できる。
【解決手段】イオン拡散材料として使用する酸化タンタルを挟んで一方にゲート電極を配置し、もう一方に絶縁物材料によって隔てられたソース電極とドレイン電極を配置する。このとき、ソース・ドレイン電極間の電気的接続を実現するゲート電圧(オン電圧)がオフ状態を実現するゲート電圧(オフ電圧)よりも低い電気化学素子が得られる。 (もっと読む)


【課題】本発明は、犠牲絶縁膜に形成された孔に導電膜を形成し、その後、犠牲絶縁膜を除去後に、導電膜への炭素成分に起因する残渣の付着を抑制することで、半導体装置の歩留まりを向上可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、犠牲絶縁膜を貫通する孔を形成する工程と、犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、犠牲絶縁膜を除去する工程と、を有する。 (もっと読む)


【課題】主成分として有害物質鉛元素を含まずに、強誘電性を示しかつ外部磁場によって分極の大きさを制御可能な新規なマンガン酸化物、およびそのメモリへの利用を提供する。
【解決手段】マンガン酸化物は、ペロブスカイト構造を有する、式(1)Sr1−xBaMnO(1≧x>0.4)・・・(1)で表されるマンガン酸化物である。単位格子1の対称中心には磁性イオンであるMnイオン3が存在する。単位格子1の対称中心をMnサイトとする。単位格子1が有する8個の頂点には、SrイオンおよびBaイオンのうちいずれか一方が存在している。単位格子1が有する頂点をSrサイト2とする。単位格子1が有する6面の面心には、Oイオン4が存在する。 (もっと読む)


【課題】第1の領域のゲート絶縁膜への酸化剤の進入を防止しつつ、第2の領域の複数の第1の配線間に設けられた酸化アルミニウム膜を選択的に除去する。
【解決手段】第1の領域において第1の積層体の側壁を覆い、第2の領域において複数の第1の配線を覆うように形成した第1の絶縁膜をマスクとして、第1の領域に第1のイオン注入を施す。その後、第1の領域において第1の積層体の側壁を覆い、第2の領域において複数の第1の配線間を埋設するように形成した、酸化アルミニウムを主体とする第2の絶縁膜をマスクとして、第1の領域に第2のイオン注入を施す。第2の絶縁膜を、第1の絶縁膜に対して選択的に除去する。 (もっと読む)


【課題】選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置は、半導体基板と、第1の方向に伸長する複数の第1の素子領域と、第1の素子領域を互いに分離する第1の素子分離領域と、第1の方向に伸長する複数の第2の素子領域と、第2の素子領域を互いに分離する第2の素子分離領域と、第1の素子領域と第2の素子領域との間に設けられ、第1および第2の素子領域に接続され、第1の方向と直交する第2の方向に伸長する第3の素子領域と、第1および第3の素子領域上にまたがり、第2の方向に伸長する第1の選択ゲート電極と、第2および第3の素子領域上にまたがり、第1の選択ゲート電極に隣接して平行に配置される第2の選択ゲート電極と、第1および第2の選択ゲート電極間の第3の素子領域に接続されるコンタクト電極を有する。 (もっと読む)


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