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Fターム[5F083GA09]の内容

半導体メモリ (164,393) | 改善・改良の目的 (17,234) | 面積縮小 (3,580)

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【課題】 従来の半導体集積回路装置は、コア領域の一辺に対して最大数のI/Oユニットを配置するようにしていたため、例えば、配置すべきI/Oの数が少ない場合には、I/O領域に無駄な空きが生じて占有面積が増大することになっていた。
【解決手段】 コア領域11に接続された複数の第1のパッド23および複数の第2のパッド24を備える半導体集積回路装置1aであって、前記コア領域11の少なくとも一辺に設けられる前記各第1のパッド23および前記各第2のパッド24を、それぞれ当該一辺の長さ方向に並べて配置するように構成する。 (もっと読む)


【課題】素子分離溝の形状を最適化してMISFETの微細化を推進する。
【解決手段】素子分離溝2に囲まれた活性領域Lの基板1の表面は、活性領域Lの中央部では平坦な水平面となっているが、活性領域Lの肩部では、素子分離溝2の側壁に向かって下降する傾斜面となっている。この傾斜面は、傾斜角度の異なる2つの傾斜面(S、S)を含んでいる。活性領域Lの中央部に近い第1の傾斜面(S)は、比較的急峻な傾斜面であり、素子分離溝2の側壁に近い第2の傾斜面(S)は、第1の傾斜面(S)よりも緩やかな傾斜面である。また、上記活性領域Lの肩部における基板1の表面は、全体的に丸みが付けられており、角張った領域が存在しない。 (もっと読む)


【課題】可撓性を有する基板上に有機化合物を含む層を有する素子が設けられた半導体装置を歩留まり高く作製することを課題とする。
【解決手段】基板上に剥離層を形成し、剥離層上に、無機化合物層、第1の導電層、及び有機化合物を含む層を形成し、有機化合物を含む層及び無機化合物層に接する第2の導電層を形成して素子形成層を形成し、第2の導電層上に第1の可撓性を有する基板を貼りあわせた後、剥離層と素子形成層とを剥す半導体装置の作製方法である。 (もっと読む)


【課題】スイッチング磁場の低減と誤書き込みの防止を図る。
【解決手段】本発明の例に関わる磁気抵抗効果素子は、第1及び第2強磁性層と、第1及び第2強磁性層の間に配置される非磁性層とを有する記憶層を備え、第1及び第2強磁性層の交換結合の強度は、磁化困難軸方向のアストロイド曲線が開く形となるように設定される。 (もっと読む)


【課題】不揮発性メモリ装置を提供する。
【解決手段】一本のワードラインと一本のビットラインが交差する領域に第1及び第2メモリセルを具備する。これにより、一本のワードラインで2個のメモリセルの動作が制御できる。 (もっと読む)


【課題】 スイッチ機能が十分に得られ、常温においても十分にスイッチ動作ができ、微細化を図ることができるスイッチング素子を提供すること。
【解決手段】 基板101上に形成されたゲート絶縁膜102上に、第2絶縁膜105で隔てられた第1電極103と第2電極104を形成する。第1電極103は、ゲート絶縁膜102の表面に接する側の部分が鋭角断面を有するように、側面が傾斜している。ゲート絶縁膜102中に、20nm以下の直径を有すると共に、第1電極3と第2絶縁膜105との境界が含まれる平面と略同一の平面上に配列された金属微粒子106を形成する。第1絶縁膜2中の金属微粒子6の数を、第1絶縁膜2の膜厚と、第1絶縁膜2への金属元素の注入及びアニール条件とで制御できるので、微細加工の最小加工寸法の制約を受けない。また、ゲート長を、ゲート絶縁膜102の厚みによって設定できるので、微細加工の最小加工寸法の制約を受けない。 (もっと読む)


双安定位置を有する機械素子は、スイッチ及びメモリ素子の形成に用いられる。前記素子は互いに異なる位置にアクチュエートでき、メモリ素子を提供するための多様な構成によってトランジスタ素子と結合することができる。アクチュエーションメカニズムは、加熱及び静電気的方法を備える。一例として、前記機械素子は電界効果トランジスタのゲート役割をすることができる。他の例として、前記素子をスイッチとすることができる。すなわち、前記素子はオン及びオフ時に、電気的特性に影響を及ぼす目的として、多様な方法で前記トランジスタに結合される。一実施の形態において、メモリ位置は伸長または収縮する膜で形成されている側壁を含む。
クロスポイントスイッチは、複数の交差する導体の伝導性の行と列で形成される。各交差点が独立的にアドレス指定できるように、前記行と列の各交差点との間にアクチュエート可能なスイッチが配置される。
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【課題】歩留まりが高く占有面積の小さいリダンダンシーシステムを搭載したの半導体記憶装置を提供する。
【解決手段】レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、ロウまたはカラムリダンダンシーのいずれか一方のリダンダンシーが電気フューズを含み、他方はレーザーフューズのみで構成されており、電気フューズを含む一方のリダンダンシーの救済領域は、他方の救済領域よりも大きい。 (もっと読む)


【課題】相変化メモリ及びその動作方法を提供する。
【解決手段】スイッチング素子、そのスイッチング素子に連結されたストレージノードを備える相変化メモリにおいて、ストレージノードは、下部電極52と、相変化層61と、下部電極と相変化層との間に形成されたフラーレン層60と、上部電極62と、を備える。 (もっと読む)


【課題】 ゲート電極の側壁部に電荷蓄積部を配置してなる不揮発性メモリセルにおいて、アライメントずれによる特性バラツキを抑制し、メモリセル面積の縮小化を図る。
【解決手段】 半導体基板2上に形成されたゲート絶縁膜5、ゲート絶縁膜5上に形成されたゲート電極6、ゲート電極6の行方向の両側壁部に形成された電荷蓄積部7、ゲート電極6と電荷蓄積部7の下方に位置するチャネル領域3、及び、チャネル領域3の行方向に両側の半導体基板2表面に埋め込み拡散層で形成された2つの拡散層領域4を備え、行方向に隣接する2つのメモリセルのゲート電極6が、2つの拡散層領域4と電荷蓄積部7の上方を通過して相互に接続して行方向に延伸するゲート電極配線6aを形成し、2つの拡散層領域4がゲート電極配線6aの下方に位置し、列方向に隣接する2つのメモリセルの各拡散層領域4が相互に接続して、列方向に延伸する埋め込み拡散配線4aを形成する。 (もっと読む)


【課題】各書き込み回路が供給する書き込み電流をより低減する。
【解決手段】半導体記憶装置は、書き込み配線WBLと、書き込み配線WBLに接続された少なくとも3つ以上の第1の書き込み回路27aと、磁気抵抗素子を含み、かつ書き込み配線WBLと電気的または磁気的またはその両方で接続され、かつ第1の書き込み回路27aの間に配置されたメモリセルMCとを含む。 (もっと読む)


【課題】限られた面積の下で素子分離膜のギャップフィルマージン減少なしにフローティングゲートの形成領域を増加させることが可能なフラッシュメモリ素子の製造方法を提供す。
【解決手段】半導体基板に素子分離膜用トレンチを形成する段階と、前記トレンチ内に、前記半導体基板上に一部が突出した素子分離膜を形成する段階と、前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、前記窒化膜スペーサを除去する段階と、前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含む、フラッシュメモリ素子の製造方法を提供する。 (もっと読む)


【課題】 ゲインセル構造のメモリセルにおいて、安定した読出し動作を実現する。
【解決手段】 絶縁層6上に形成されたソース2およびドレイン3と、絶縁層6上であってソース2とドレイン3との間に形成され、半導体からなるチャネル4と、絶縁層6の上部であってソース2とドレイン3との間に形成され、チャネル4とはゲート絶縁膜5を介して電気的に絶縁され、チャネル4の電位を制御するゲート1とを有する書込みトランジスタQwを構成する。チャネル4は、ソース2およびドレイン3の側面でソース2とドレイン3とを電気的に接続している。 (もっと読む)


【課題】 外付け部品に頼らずに、主としてユーザが設定する調整データを内部記憶し、回路面積の縮小や設計の効率化を実現できる集積回路装置を提供する。
【解決手段】 集積回路装置10は、集積回路装置の長辺に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)CB1〜CBNを含む。第1〜第Nの回路ブロックCB1〜CBNの1つはロジック回路ブロックLBであり、他の1つは記憶されるデータの少なくとも一部がユーザによってプログラム可能なプログラマブルROMブロック20である。ロジック回路ブロックLBと、プログラマブルROMブロック20とは、第1の方向D1に沿って隣接して配置されてなる。そして、プログラマブルROMブロック20に記憶された情報の少なくとも一部が、ロジック回路ブロックLBに供給される。 (もっと読む)


【課題】ビットラインがセルアレイの一側領域に延在する不揮発性半導体メモリ装置の提供
【解決手段】セルアレイの一方向に延在するビットラインを有する不揮発性半導体メモリ装置が開示される。本発明の不揮発性半導体メモリ装置は、セルアレイ、および多数の電圧制御回路を含む電圧制御ブロックを備える。前記電圧制御回路それぞれは、対応する前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は、電圧線金属層で形成される。そして、前記多数の電圧制御回路は、前記セルアレイの一側領域に配置される。本発明の不揮発性半導体メモリ装置によれば、入力または出力されるデータの間におけるスキューは著しく緩和できる。さらに、スキューが緩和されることにより、データの入出力を制御する制御回路の構成が著しく簡単になる。また、データバスが著しく減少するので、レイアウト面積も著しく減少する。 (もっと読む)


【課題】上下電極間に有機化合物を設けて記憶素子を形成するが、有機化合物を含む層の上に電極を形成した場合、電極の形成時の温度によっては有機化合物を含む層への影響があるため温度に制限がある。この温度の制限のため形成方法が限定され、希望通りの電極を形成することができず、素子の微細化を阻害している問題があった。
【解決手段】絶縁表面を有する基板上に記憶素子及びスイッチング素子が配置された半導体装置とし、前記素子は、同一平面に配置された第1の電極と第2の電極と有機化合物を含む層とを有し、前記有機化合物を含む層は前記第1の電極と前記第2の電極との間に形成され、電流は前記第1の電極から前記第2の電極へと流れ、前記第1の電極は、前記スイッチング素子と電気的に接続されている半導体装置である。 (もっと読む)


【課題】 外付け部品に頼らずに、主としてユーザが設定する調整データを内部記憶し、記憶容量を変更しても設計を効率化できる集積回路装置を提供すること。
【解決手段】 集積回路装置10は、集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向D1とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向D2とした場合に、第1の方向D1に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)CB1〜CBNを含み、その一つは、少なくともユーザによってプログラムされるデータが記憶されるプログラマブルROMブロック20であり、プログラマブルROMブロック20に設けられた複数のワード線WLが第2の方向D2に沿って延びている。 (もっと読む)


【課題】FBCにおいて、第一のデータ状態“1”と第二のデータ状態“0”の閾値の差を広げることにより信号量の大きいメモリ装置を提供する。
【解決手段】ビット線に沿う断面におけるゲート電極位置を、セル中心線100aよりもドレイン拡散層側にΔ変位させた非対称構造を用いることにより、ソース拡散層70とボディ間の容量Csbに対するドレイン拡散層80とボディ間の容量Cdbの比(Cdb/Csb)を小さくし、二つのデータ状態の閾値差を広げ、信号量を大きくする。 (もっと読む)


【課題】不揮発性メモリ装置を提供する。
【解決手段】フラッシュEEPROMアレイは第1浮遊ゲート電極40を有するEEPROMセル第1行と第2浮遊ゲート電極40を有するEEPROMセル第2行を含む。第1浮遊ゲート電極40は第1方向に向けて集合的に第1浮遊ゲート電極40のL断部分を定義する水平分節40h及び垂直分節40vを含む。第2浮遊ゲート電極40は前記第1方向の反対である第2方向に向けて集合的に第2浮遊ゲート電極40のL断部分を定義する水平分節40h及び垂直分節40vを含む。 (もっと読む)


半導体メモリ装置は、データを貯蔵するための複数個のメモリセルを有するメモリ層と、前記メモリセルが不良かどうかに関する状態情報を記録するための少なくとも一つのビットレジスターリング層と、を含む。前記メモリ層は、分子メモリ、カーボンナノチューブメモリ、原子メモリ、シングルエレクトロンメモリ、特に化学的ボトムアップ方式で製造されるメモリなどのようなナノメータースケールメモリ装置とすることができる。 (もっと読む)


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