【課題】アモルファスシリコンを記憶部に用いる記憶装置の動作電圧を低減し、かつ、それを低温プロセスで形成する。
【解決手段】実施形態に係わる記憶装置は、結晶化されたＳｉ_ｘＧｅ_１−ｘ （０≦ｘ＜１）層を含む第１の電極ＥＬ１と、金属元素を含む第２の電極ＥＬ２と、第１及び第２の電極ＥＬ１，ＥＬ２間に配置され、アモルファスＳｉ層を含む可変抵抗部ＶＲと、アモルファスＳｉ層内の金属元素を含むフィラメントの長さを制御する制御回路とを備える。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置の提供。
【解決手段】酸化物半導体材料を用いたトランジスタ１６２と、酸化物半導体以外の半導体材料を用いたトランジスタ１６０を組み合わせて用いることにより、書き込み回数にも制限が無く、長期間にわたる情報の保持ができる、新たな構造の半導体装置を実現することができる。さらに、酸化物半導体以外の半導体材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを接続する接続電極１３０ｂを、当該接続電極と接続する酸化物半導体以外の半導体材料を用いたトランジスタの電極１２９より小さくすることにより、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。 （もっと読む）

【課題】１つの実施形態は、例えば、メモリセルの特性を向上することに適した不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【解決手段】１つの実施形態によれば、第１のラインと第２のラインとメモリセルとを備えた不揮発性半導体記憶装置が提供される。第２のラインは、第１のラインに交差する。メモリセルは、第１のラインと第２のラインとが交差する位置に配されている。メモリセルは、抵抗変化層と上部電極層と下部電極層とダイオード層と第１の酸化膜と第２の酸化膜とを有する。上部電極層は、抵抗変化層の上に配されている。下部電極層は、抵抗変化層の下に配されている。ダイオード層は、上部電極層の上又は下部電極層の下に配されている。第１の酸化膜は、上部電極及び下部電極の少なくとも一方の電極層の側壁を覆う。第２の酸化膜は、ダイオード層の側壁を覆う。第１の酸化膜は、第２の酸化膜より厚い。 （もっと読む）

【課題】実施形態によれば、十分な消去速度が得られる半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、第１の積層体と、メモリ膜と、第１のチャネルボディと、第２の積層体と、ゲート絶縁膜と、第２のチャネルボディとを備えている。前記選択ゲートの側面と前記第２の絶縁層との間に段差部が形成されている。前記段差部を被覆する部分の前記第２のチャネルボディの膜厚は、前記第２の絶縁層間に設けられた部分の膜厚よりも厚い。 （もっと読む）

【課題】実施形態によれば、他の特性を損ねずにセル間の電荷の移動を抑制することができる半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、積層体と、第１の絶縁膜と、電荷蓄積膜と、第２の絶縁膜と、チャネルボディとを備えている。積層体は、基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する。第１の絶縁膜は積層体を貫通して形成されたホールの側壁に設けられている。電荷蓄積膜はホール内における第１の絶縁膜の内側に設けられている。電荷蓄積膜は、電極層に対向する部分で電極層に向かって突出し、他の部分よりも膜厚が厚い凸部を有する。第２の絶縁膜は電荷蓄積膜の内側に設けられている。チャネルボディは第２の絶縁膜の内側に設けられている。 （もっと読む）

【課題】効率良く多段の良好な形状の階段状の構造を形成することのできる半導体装置の製造方法及びコンピュータ記録媒体を提供する。
【解決手段】第１の誘電率の第１の膜と、第１の誘電率とは異なる第２の誘電率の第２の膜とが交互に積層された多層膜と、多層膜の上層に位置しエッチングマスクとして機能するフォトレジスト層とを有する基板をエッチングして、階段状の構造を形成する半導体装置の製造方法であって、フォトレジスト層をマスクとして第１の膜をプラズマエッチングする第１工程と、水素含有プラズマにフォトレジスト層を晒す第２工程と、フォトレジスト層をトリミングする第３工程と、第３工程によってトリミングしたフォトレジスト層及び第１工程でプラズマエッチングした第１の膜をマスクとして第２の膜をエッチングする第４工程とを有し、第１工程乃至第４工程を繰り返して行うことにより、多層膜を階段状の構造とする。 （もっと読む）

【課題】１つの実施形態は、例えば、信号線の波形を観測するための検査用電極を容易に設けることができる半導体記憶装置を提供することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルアレイと、複数の信号線と、複数の信号線引き出し部とを備えた半導体記憶装置が提供される。メモリセルアレイでは、複数のメモリセルが配列されている。複数の信号線は、複数のメモリセルに接続されている。複数の信号線引き出し部は、メモリセルアレイの周辺に配され、複数の信号線に接続されている。複数の信号線引き出し部のそれぞれは、プラグを電極として有する。プラグは、上面及び側面が保護膜で覆われている。 （もっと読む）

【課題】駆動電圧が低く、消費電力が少ない不揮発性記憶装置を提供する。
【解決手段】実施形態に係る不揮発性記憶装置１は、第１の方向に延びる複数本のワード線を含むワード線配線層ＷＬと、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層ＢＬと、各前記ワード線と各前記ビット線との間に配置されたピラー１６と、前記ピラー１６の側面上に設けられ、負の固定電荷を含有する電荷含有部材１８と、を備える。前記ピラー１６は、ｐ形層２２ｐ及びｎ形層２２ｎが設けられたダイオード膜２２と、前記ダイオード膜２２に積層された抵抗変化膜２５と、を有する。そして、前記電荷含有部材１８は前記ｐ形層２２ｐの側面上に配置されており、前記ｎ形層２２ｎの側面上には配置されていない。 （もっと読む）

【目的】水素終端よりも強い界面終端構造を有する半導体装置を提供することを目的の１つとする。
【構成】実施形態の半導体装置は、絶縁膜とＳｉ半導体部とを備えている。絶縁膜は、酸化物と窒化物と酸窒化物とのいずれかを用いて形成される。Ｓｉ半導体部２０２は、前記絶縁膜下に配置され、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素が前記絶縁膜との界面に存在する、シリコン（Ｓｉ）を用いて形成される。 （もっと読む）

【課題】可変抵抗素子のデータ保持特性を向上させることのできる半導体記憶装置及びその製造方法を提供する。
【解決手段】一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第１配線と、第１配線と交差するように配置され、第１配線と基板との間に位置する複数の第２配線と、第１配線と第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第１のメモリセルを含む第１のメモリセルアレイとを備える。第１のメモリセルの可変抵抗素子は、第１の金属材料の酸化物により形成された第１記録層と、第１の金属材料により形成され、且つ、第１記録層と接するように形成された第２記録層とを有する。第２記録層は第１記録層に比べ第１配線に近い側に設けられる。 （もっと読む）

【課題】ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。
【解決手段】
多数の上部ワードライン及び下部ワードラインと、多数のビットライン及びセンシングラインと、上部／下部ワードラインとビットラインの交差領域に配置される多数のメモリセルアレイと、チャージトラップインシュレータからビットラインに格納データが出力される多数のメモリセルと、メモリセルをビットライン及びセンシングラインと各々選択的に連結する第１のスイッチング素子及び第２のスイッチング素子とを含み、チャージトラップインシュレータの極性に従い抵抗変化するＰ型フロートチャンネルと、その両側に形成されたＰ型ドレイン領域及びＰ型ソース領域とを含む。 （もっと読む）

【課題】３Ｄ積層メモリ装置は、各接続レベル毎に別個のマスクが使用されるので必要なマスク数は多くなるが、パターンを工夫して必要マスク数を減らす。
【解決手段】３次元積層集積回路装置は配線領域に接続レベルの積層部を有する。接続レベルの積層部で２のＮ乗個のレベルまで含む配線接続領域を形成するためのＮ個のエッチングマスクの組だけが必要とされる。幾つかの例によれば、２のＸ−１乗（２^Ｘ−１）個の接続レベルは、連続番号Ｘのエッチングマスクでエッチングされ、１つのマスクがＸ＝１であり、他の１つのマスクがＸ＝２であり、Ｘ＝Ｎまで付与される。当該方法は接続レベルでの形成領域に整合した配線接続領域を形成する。 （もっと読む）

【課題】抵抗値の変化によって情報を記憶する積層型の半導体記憶装置において、メモリセル間の抵抗を抑制したメモリアレー構造を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、上側の第１半導体層と下側の第１半導体層との間に第２半導体層が積層された積層体を有し、第１半導体層を導通状態とする電位が第１半導体層に印加されている状態と印加されていない状態の双方において、第２半導体層を導通状態とする電位が印加されるように構成されている。 （もっと読む）

【課題】 高信頼動作の相変化メモリを実現する。
【解決手段】 本発明による半導体装置は、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造のメモリアレイを有し、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更されるものである。カレントミラー回路を動作に応じて選択するとともに、電圧選択回路とカレントミラー回路におけるリセット電流の制御機構により、初期化条件及び書き換え条件（ここでは、リセット条件）を動作に応じて変更する。 （もっと読む）

【課題】信頼性が高い半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、アモルファスカーボンを含むカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層２４と、前記ナノマテリアル集合層２４の上面に設けられた上部電極層２５と、前記ナノマテリアル集合層２４の前記上面に対向する下面に直接的又は間接的に設けられた下部電極層２３とを備え、前記ナノマテリアル集合層２４が含むアモルファスカーボンの量は、前記下面よりも前記上面の方が少ない。 （もっと読む）

【課題】良好なスイッチ動作特性を実現する。
【解決手段】不揮発性記憶装置は、平行に配置された複数本のワード線、これらワード線と交差する平行に配置された複数本のビット線、及びワード線とビット線の各交差部のワード線及びビット線間に接続されたメモリセルを有するメモリセルアレイが、隣接するワード線及びビット線を共有して複数積層されて形成される。メモリセルは、直列接続された電流整流素子及び可変抵抗素子を有し、積層方向に隣接する電流整流素子は、互いに逆向きに電流を流し、可変抵抗素子は、下部電極、上部電極、及び下部電極と上部電極との間に形成された導電性ナノマテリアルを含む抵抗変化層を有する。積層方向に隣接する可変抵抗素子の一方は、陰極となる下部電極と抵抗変化層の間に酸化チタンを有し、積層方向に隣接する可変抵抗素子の他方は、陰極となる上部電極と抵抗変化層の間に酸化チタンを有する。 （もっと読む）

【課題】高度に集積化したＤＲＡＭを提供する。
【解決手段】第１絶縁体１０１上にビット線１０２ｂ、ビット線１０２ｂ上に第２絶縁体１０３、第２絶縁体１０３上にストライプ状の第３絶縁体１０６ａ乃至１０６ｃ等を形成し、第３絶縁体１０６ｂを覆って、半導体領域１０９ｂとゲート絶縁体１１０を形成する。ビット線１０２ｂと半導体領域１０９ｂは第１のコンタクトプラグ１０５ａ、１０５ｂで接続される。その後、導電性膜を形成し、これを異方性エッチングすることで、第３絶縁体１０６ａ乃至１０６ｃの側面にワード線１１１ａ乃至１１１ｄを形成し、第３絶縁体１０６ｂの頂部にキャパシタへ接続するための第２コンタクトプラグ１１５ｂを形成する。ワード線１１１ｂ、１１１ｃを同期させることで、キャパシタに電荷を出入りさせる。このような構造でメモリセルの面積を４Ｆ^２とできる。 （もっと読む）

【課題】低いビットコストで積層化可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１メモリセルアレイ層１０と、第１絶縁層３１と、第２メモリセルアレイ層２０とを有する。第１メモリセルアレイ層１０は、複数の第１メモリセルＭＣ１を具備する第１ＮＡＮＤセルユニットＮＵ１を有する。第１メモリセルＭＣ１は、第１半導体層１１と、その上に形成された第１ゲート絶縁膜１２と、第１浮遊ゲート１３とを有する。第２メモリセルアレイ層２０は、複数の第２メモリセルＭＣ２を具備する第２ＮＡＮＤセルユニットＮＵ２を有する。第２メモリセルＭＣ２は、第２浮遊ゲート２３と、第２ゲート絶縁膜２２と、第２半導体層２１とを有する。上下に連続する第１及び第２浮遊ゲート１３，２３の第１の方向の両側面に第１の方向と直交する第２の方向に延びる制御ゲート３３が形成される。 （もっと読む）

【課題】高度に集積化したＤＲＡＭを提供する。
【解決手段】基板２０１上にメモリセルアレイを駆動するための回路２０２を形成し、その上にビット線２０５を形成し、ビット線２０５上に半導体領域２０８とワード線２１０ａ、２１０ｂ、キャパシタを形成する。ビット線が半導体領域２０８の下に位置し、ワード線２１０ａ、２１０ｂ、キャパシタが半導体領域２０８の上に位置するため、ビット線２０５の配置の自由度が高まり、オープンビット線型のＤＲＡＭとすることで６Ｆ^２以下、あるいはセルトランジスタの構造を特殊なものとすることで４Ｆ^２以下とできる。 （もっと読む）

【課題】 セル面積の縮小が可能であり、かつ、最小加工寸法がメモリセルを構成する材料の膜厚に制限されない半導体記憶装置を提供すること。
【解決手段】 半導体記憶装置において、Ｙ方向に延伸する複数のワード線ＷＬ１ｎの上方に、ゲート絶縁膜１０４、Ｘ方向に延伸するチャネル１０６、Ｘ方向に延伸する抵抗変化素子１０８を順に形成し、複数のワード線のそれぞれの上方に、チャネルの一部および抵抗変化素子の一部を配置する（ＭＣ１１ｎ）。係る構成により、セル面積を縮小し、かつ、設計の自由度を担保しうる。 （もっと読む）