【課題】短時間の電源停止により消費電力を抑えることができ、電源再開時において誤動作を引き起こすことなく初期化することのできる信号処理装置の記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性記憶部に記憶していたデータ信号を、不揮発性記憶部に保持する。不揮発性記憶部では、オフ電流が極めて小さいトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間も論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路と、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、を一体に備える半導体装置とする。また、周辺回路を下部に設け、記憶回路を上部に設けることで、半導体装置の面積の縮小化及び小型化を実現することができる。 （もっと読む）

【課題】メモリトランジスタの特性が均一な半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置の製造方法は、それぞれ複数枚の絶縁膜及び導電膜を交互に積層することにより、積層体を形成する工程と、前記積層体に、一方向に延び各前記導電膜を分断するトレンチを形成する工程と、前記トレンチ内にジブロックコポリマーを埋め込む工程と、前記ジブロックコポリマーを、前記積層方向に延びる複数の第１のブロック及び絶縁性の第２のブロックに相分離させる工程と、前記第１のブロックを除去することにより、複数本のホールを形成する工程と、前記ホールの内面上に電荷蓄積層を形成する工程と、前記ホール内に半導体材料を埋め込むことにより、前記積層方向に延びる複数本の半導体ピラーを形成する工程と、を備える。 （もっと読む）

【課題】半導体装置の駆動方法を提供する。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用のトランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電位を保持させることで行う。メモリセルの読み出しは、ビット線にプリチャージ電位を供給した後ビット線への電位の供給を止め、ビット線の電位がプリチャージ電位に保たれるか、または電位が下がるか、により行う。 （もっと読む）

【課題】電源電圧の供給を停止しても、論理回路部間の接続関係、又は各論理回路部内の回路構成を維持できる半導体装置を提供する。また、論理回路部間の接続関係の変更、又は各論理回路部内の回路構成の変更を高速で行うことができる半導体装置を提供する。
【解決手段】再構成可能な回路において、回路構成や接続関係等のデータを記憶する半導体素子に酸化物半導体を用いる。特に、半導体素子のチャネル形成領域に、酸化物半導体が用いられている。 （もっと読む）

【課題】消去動作の実行単位を小さくすると共に正確な読出動作を実現可能な不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、複数のメモリストリング、複数のメモリブロック、複数のソース線、及び制御回路を有する。複数のメモリストリングは、積層された複数のメモリトランジスタを含む。複数のメモリブロックは、複数のメモリストリングを含む。複数のソース線は、複数のメモリストリングそれぞれに接続される。制御回路は、複数のソース線に供給する信号を制御する。複数のメモリストリングは、各々、半導体層、電荷蓄積層、及び導電層を有する。制御回路は、メモリトランジスタに対する動作の種類に基づいて、複数のソース線を電気的に共通接続するか否かを切り替える。 （もっと読む）

【課題】積層型の半導体記憶装置のパフォーマンスを向上させる。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、半導体基板に沿って二次元配列してなるメモリセルアレイと、メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士がメモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。 （もっと読む）

【課題】半導体記憶装置の集積化を図る。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、ビット線接続配線を介してビット線と接続された複数のセンスアンプとを備える。ビット線接続配線は、隣接するＮ（Ｎは２以上の整数）本ごとに１つのグループとする。センスアンプは、ビット線接続配線が延びる第１方向にはＮよりも小さい数で、且つ前記第１方向と交差する第２方向には前記グループ間のピッチよりも小さいピッチで配列されている。 （もっと読む）

【課題】低電圧化を可能にする。
【解決手段】実施形態は、第１の配線と、その上に積層されたメモリセルと、その上に第１の配線と交差するように形成された第２の配線とを有するセルアレイ層を備え、メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる。電流制御素子は、ｉ型半導体とその両側に接する第１及び第２導電型半導体とを有する。第２導電型半導体中の第２の不純物の拡散長は第１導電型半導体中の第１の不純物の拡散長より長く、第１導電型半導体とｉ型半導体との接合部に、第２導電型半導体とｉ型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成される。 （もっと読む）

【課題】誤書込みを抑制した不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、書込み動作時、複数のビット線中の書込み禁止ビット線の電圧を第１電圧まで上げた後、書込み禁止ビット線をフローティング状態とする。続いて、制御回路は、書込み禁止ビット線以外の書込みビット線の電圧を第２電圧まで上げ、これに伴うカップリングにより書込み禁止ビット線の電圧を上げる。これにより、制御回路は、書込み禁止ビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を禁止する。一方、制御回路は、書込みビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を実行する。 （もっと読む）

【課題】単純な方式で集積度が向上し電気的特性が改善された３次元ダブルクロスポイントアレイを有する半導体メモリ素子及びその製造方法を提供する。
【解決手段】本発明の半導体メモリ素子は、互いに異なるレベルに配置され、２つの交差点を定義する第１、第２、及び第３導線と、２つの交差点の各々に配置される２つのメモリセルを備え、第１及び第２導線は互いに平行に延長され、第３導線は延長されて第１及び第２導線と交差し、第１及び第２導線は垂直断面で見た時に第３導線の長さに沿って交互に配列され、第３導線は第１及び第２導線から垂直に離隔される。 （もっと読む）

【課題】導電層とコンタクトの十分な接続を確保可能な三次元半導体装置及びその製造方法を提供する。
【解決手段】三次元半導体装置は、半導体基板上に導電層と絶縁層とが交互に複数積層され、前記複数の導電層は、それらの端部の位置が上層から下層にかけて徐々にずれた階段部を形成し、前記階段部の各ステップに、積層方向に延びるコンタクトがそれぞれ接続されたものであり、前記階段部が、少なくとも最上層から所定の導電層までは、上層の導電層ほど前記ステップの幅が広くなるように形成されている。 （もっと読む）

【課題】貫通電極を用いた積層型の半導体装置において不良のある信号経路を救済する。
【解決手段】インターフェースチップＩＦと、互いに積層されたコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を貫通する複数の貫通電極ＴＳＶ３により構成され、コアチップＣＣ０〜ＣＣ７をインターフェースチップＩＦにそれぞれ個別に接続する複数の第１の信号経路と、コアチップＣＣ０〜ＣＣ７を貫通する複数の貫通電極ＴＳＶ１により構成され、コアチップＣＣ０〜ＣＣ７をインターフェースチップＩＦに共通接続する第２の信号経路と、複数の第１の信号経路のいずれかを第２の信号経路に置換する切り替え回路１１０とを備える。本発明によれば、貫通電極の全てに切り替え回路を設ける必要がなくなる。また、救済のために追加する貫通電極の数も最小限に抑えられることから、チップ面積の増大を抑制することも可能となる。 （もっと読む）

【課題】大量データを高速に一括で保存することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、リセット動作時に流れるリセット電流がセット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子ＶＲを含むメモリセルＭＣを複数備えたメモリセルアレイを有する。さらに、メモリセルＭＣに対してリセット動作及びセット動作を行い、リセット動作を低抵抗状態である第１の複数のメモリセルのうち、選択の第１の配線に接続され、かつ選択の第２の配線に接続される第２の複数のメモリセルに対して一括して行う制御回路を有する。 （もっと読む）

【課題】メモリセルを微細化しても、抵抗変化動作に十分な電流を流すことが可能なダイオードを備える抵抗変化型の不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、Ｘ方向に延在する第１配線１３と、Ｙ方向に延在する第２配線２０と、第１配線１３と第２配線２０との交点に設けられたメモリセル１０とを具備する。メモリセル１０は、第１配線１３上に設けられ一端を第１配線１３に接続されたダイオード１５と、ダイオード１５上方に設けられ一端をダイオード１５に直列接続され、他端を第２配線２０に接続され、抵抗値の変化で情報を記憶する抵抗変化部１９とを備えている。ダイオード１５は、第１導電型の第１半導体層１３と、第２導電型で、第１半導体層１３の内部に伸びている第２半導体層１４とを含んでいる。 （もっと読む）

【課題】高速動作を実現できる記憶装置、或いは、リフレッシュ動作の頻度が低減できる記憶装置を提供する。
【解決手段】セルアレイ１０１の内部において、メモリセル１００に接続された配線に、駆動回路１０２から電位の供給が行われる。さらに、駆動回路１０２上にセルアレイ１０１が設けられており、セルアレイ１０１が有する複数の各メモリセル１００は、スイッチング素子と、スイッチング素子により電荷の供給、保持、放出が制御される容量素子とを有する。そして、スイッチング素子として用いられるトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体を、チャネル形成領域に含んでいる。 （もっと読む）

【課題】信号処理回路に対する電源電圧の供給及び遮断を選択することができるスイッチとして機能する回路（電源供給制御回路）として好ましい回路を提供する。
【解決手段】信号処理回路に対する電源電位の供給を担う第１の配線と、電源電位を供給する第２の配線との電気的な接続を制御するトランジスタ、及び、信号処理回路に対する電源電位の供給を担う第１の配線を接地させるか否かを制御するトランジスタとを設け、当該２つのトランジスタの少なくとも一方として、チャネルが酸化物半導体層に形成されるトランジスタを適用する。これにより、２つのトランジスタの少なくとも一のカットオフ電流に起因する消費電力を低減することが可能となる。 （もっと読む）

【課題】プロセスを複雑化させることなく、単位面積あたりの記憶容量を高めることができる記憶装置を提案する。
【解決手段】複数のメモリセルと、複数のワード線と、複数のビット線とを有し、複数のメモリセルは、スイッチング素子と、第１の電極及び第２の電極を有する容量素子と、をそれぞれ有し、複数のメモリセルの少なくとも１つにおいて、複数のワード線のうち一のワード線に与えられる電位に従って、スイッチング素子が複数のビット線のうち一のビット線と第１の電極の接続を制御し、なおかつ、第２の電極が複数のワード線のうち一のワード線とは異なる一のワード線に接続されている記憶装置。 （もっと読む）

【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタがオン・オフするのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。また、トランジスタの微細化を進めて集積化を図っても、メモリ容量を増加させるためには、半導体装置の面積が大きくなるといった問題があった。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。また、トレンチ構造の酸化物半導体を有するトランジスタにより、半導体装置の記憶素子を構成し、該記憶素子を複数積層することで、半導体装置の回路面積を縮小することができる。 （もっと読む）

【課題】データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることが
できる記憶装置の提案を目的の一とする。
【解決手段】記憶素子と、記憶素子における電荷の蓄積、保持、放出を制御するための、
酸化物半導体を活性層に含むトランジスタと、記憶素子に接続された容量素子とを有する
記憶装置。上記容量素子が有する一対の電極の少なくとも一方は、遮光性を有している。
さらに、上記記憶装置は遮光性を有する導電膜或いは絶縁膜を有しており、上記活性層が
、遮光性を有する電極と、遮光性を有する導電膜或いは絶縁膜との間に位置する。 （もっと読む）