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Fターム[5F083GA25]の内容

半導体メモリ (164,393) | 改善・改良の目的 (17,234) | 動作安定化 (4,921) | 不純物混入、拡散防止 (686)

Fターム[5F083GA25]に分類される特許

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【課題】本発明の主な目的は、相変化材料層を形成する方法を提供することにより、従来の技術でのウエハの表面の汚染、歩留まりの減少という問題を克服することができる。
【解決手段】ケイ素又は他の半導体、或いは、ケイ素系や他の半導体系の添加剤を有する相変化材料層が、ケイ素や他の半導体及び相変化材料を含む複合スパッタターゲットを使用することによって形成される。その複合スパッタターゲットのケイ素または他の半導体の濃度は、形成される前記層におけるケイ素または他の半導体の特定された濃度よりも5倍以上大きい。GST型の相変化材料のケイ素系添加剤に対し、スパッタターゲットは40原子%以上のケイ素を含むことができる。ケイ素系又は他の半導体系の添加剤は、成膜時のスパッタチャンバー内に、酸素や窒素のような反応ガスの流れを伴なう複合スパッタターゲットを用いて形成され得る。 (もっと読む)


【課題】基板に電圧を印加して基板にダメージを及ぼすことなく、当該基板における、大型基板において特に顕在化する複雑な態様の反りの発生部位及び発生状態を容易且つ正確に特定する。そして、大型基板でも確実なチャッキングに供することを可能とする。
【解決手段】センサ部2は、搭載面1aの中央部分に設けられた第1のセンサ群11と、第1のセンサ群11を囲む第2のセンサ群12と、第2のセンサ群12を囲む第3のセンサ群13とを有する。第1のセンサ群11は、基板面の中央部分に対応して設けられた1つの静電容量センサ10aから、第2のセンサ群12は、第1のセンサ群11を同心状に囲む複数の静電容量センサ10aから、第3のセンサ群13は、第2のセンサ群12を同心状に囲み、搭載面1aの周縁の近くに設けられた複数の静電容量センサ10aを有する。 (もっと読む)


【課題】強誘電体膜を薄膜化して低電圧の動作を可能にしつつ、飽和反転電荷量を増大ささせる。
【解決手段】半導体装置は、下部電極41と、強誘電体膜36と、上部電極35とから形成されるキャパシタ42を有する。強誘電体膜36は、PZTから形成され、膜厚方向の中央部分のTiの含有量が他の領域の比べて多くなっている。Tiの分布は、膜厚方向の中央から上下の電極35,41に向けて減少するような分布である。さらに、Srなどのドーパント元素の含有量が、下部電極41との界面で最も多く、上部電極35に向けて減少する分布を有する。 (もっと読む)


【課題】半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】半導体装置は、半導体基板に設けられた第1のトランジスタと、第1のトランジスタ上に設けられた第2のトランジスタとを有する。また、第2のトランジスタの半導体層は、半導体層の上側で配線と接し、下側で第1のトランジスタのゲート電極と接する。このような構造とすることにより、配線及び第1のトランジスタのゲート電極を、第2のトランジスタのソース電極及びドレイン電極として機能させることができる。これにより、半導体装置の占有面積を低減することができる。 (もっと読む)


【課題】所望の特性を維持しつつ強誘電体膜のより一層の薄膜化が可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板10の上方に形成された強誘電体キャパシタ62は、下部電極48と、強誘電体特性を備えた誘電体膜(強誘電体膜)50と、上部電極60とを有する。上部電極50は、Ir等の導電材料を添加して導電性を付与した強誘電体材料により形成された導電体酸化物膜52を備え、この導電体酸化物膜52が誘電体膜50に接している。これにより、誘電体膜50と上部電極膜60との間に常誘電体層が発生することが抑制され、所望の特性を維持しつつ誘電体膜50のより一層の薄膜化が可能になる。 (もっと読む)


【課題】トランジスタのしきい値電圧を最適な値に保持可能な半導体回路を提供すること。またトランジスタのしきい値電圧を制御可能な半導体回路、及びその駆動方法を提供すること。また上記半導体回路を適用した記憶装置、表示装置、及び電子機器を提供すること。
【解決手段】被制御トランジスタのバックゲートに接続されるノードに、ダイオードと第1の容量素子を設け、トランジスタのしきい値電圧が最適になるように所望の電圧を印加可能で且つその電圧を保持することができる構成とし、さらにダイオードに並列に接続された第2の容量素子を設け、当該ノードの電圧を一時的に変化させられる構成とすればよい。 (もっと読む)


【課題】良好な絶縁耐圧性を有する記憶素子を提供する。
【解決手段】下部電極、記憶層および上部電極をこの順に有し、記憶層は、抵抗変化層とイオン源層とにより構成されている。イオン源層は可動イオンとなる元素を含み、上部電極および下部電極に電圧を印加すると、記憶層の抵抗値が変化して情報を記憶する。抵抗変化層はフッ化マグネシウムなどのフッ化物を含有する。または、下部電極がフッ素またはリンを含有する。これにより、抵抗変化層は電圧印加の影響を受けにくく、抵抗変化層の劣化に起因するメモリ特性の低下が抑制される。 (もっと読む)


【課題】表面を有する基材アセンブリを提供し、この表面の少なくとも一部の上にバリアー層を提供することを含む、集積回路の製造で使用する方法を提供する。
【解決手段】バリアー層14は、白金(x):ルテニウム(1−x)合金でできており、ここでxは約0.60〜約0.995、好ましくはxは約0.90〜0.98である。バリアー層14は、化学気相堆積によって作ることができ、バリアー層14を形成する表面の少なくとも一部は、ケイ素含有表面でよい。この方法は、キャパシター、蓄積セル、接触ライニング等の製造で使用する。 (もっと読む)


【課題】70nm以下の金属配線を有する次世代DRAMで要求される容量および良好な漏れ電流特性を確保できるキャパシタ及びその製造方法を提供する。
【解決手段】キャパシタ形成方法は、ストレージ電極65を形成するステップと、ストレージ電極65の表面をプラズマ窒化66A処理するステップと、該表面がプラズマ窒化66A処理されたストレージ電極65上にZrO薄膜67を蒸着するステップと、ZrO薄膜67の表面をプラズマ窒化処理して、表面が窒化66BされたZrO薄膜を形成するステップと、窒化66Bされた前記ZrO薄膜上にプレート電極68を形成するステップとを含む。 (もっと読む)


【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を提供する。
【解決手段】フローティングゲート電極は、高い不純物濃度領域と低い不純物濃度領域とからなり、高い不純物濃度領域は、コントロールゲート絶縁膜と接する部分に配置し、低い不純物濃度領域はトンネル絶縁膜と接する領域に配置し、フローティングゲート電極のコントロールゲート絶縁膜と接する表面部分には微細凹凸を形成した。 (もっと読む)


【課題】浅いトレンチ分離および基板貫通ビアの集積回路設計への統合を提供すること。
【解決手段】ICを製造する方法は、第1の側、および第2の対向する側を有する基板を用意すること、基板の第1の側にSTI開口を形成すること、および基板の第1の側に部分的TSV開口を形成すること、および部分的TSV開口を延長することを含む。延長された部分的TSV開口は、STI開口より基板内への深さが深い。方法はまた、STI開口を第1の固体材料で充填すること、および延長された部分的TSV開口を第2の固体材料で充填することを含む。STI開口、部分的TSV開口、または延長された部分的TSV開口のいずれも、基板の第2の側の外面を貫通しない。少なくとも、STI開口および部分的TSV開口は同時に形成され、またはSTI開口および延長された部分的TSV開口は同時に充填される。 (もっと読む)


【課題】 信頼性を向上可能な不揮発性記憶素子及びその製造方法を提供する。
【解決手段】 不揮発性素子は、基板100、基板100の上に形成され、制御ベースゲート120a及び制御ベースゲート120aの上に形成される制御金属ゲート125anを有する制御ゲート電極137、制御ゲート電極137と基板100との間に形成される電荷格納領域110a、制御ゲート電極137の上に形成される制御ゲートマスクパターン130、及び制御ゲートマスクパターン130及び制御ベースゲート120aの間に形成された制御金属ゲート125aの側壁の上に形成される酸化防止スペーサ135aを備える。このとき、制御金属ゲート125anの幅は、制御ゲートマスクパターン130の幅より小さくなるように形成されている。これにより、制御金属ゲート125anが酸化工程又は酸化物等によって酸化されることを防止することができる。 (もっと読む)


【課題】半導体基板の欠陥を低減する。また、歩留まり高く欠陥の少ない半導体基板を作製する。また、歩留まり高く半導体装置を作製する。
【解決手段】支持基板に酸化絶縁層を介して半導体層を設け、該半導体層の端部における、支持基板及び酸化絶縁層の密着性を高めた後、半導体層の表面の絶縁層を除去し、半導体層にレーザ光を照射して、平坦化された半導体層を得る。半導体層の端部において、支持基板及び酸化絶縁層の密着性を高めるために、半導体層の表面から、レーザ光を照射する。 (もっと読む)


【課題】データの保持期間を長くする半導体装置又は半導体記憶装置を提供する。
【解決手段】一対の不純物領域を有する第1の半導体層152aと、第1の半導体層と同じ材料であり、第1の半導体層と離間する第2の半導体層152bと、第1、第2の半導体層の上に設けられた第1の絶縁層153と、第1の絶縁層153を介して第1の半導体層に重畳する第1の導電層154と、第1の絶縁層153を介して第1の導電層に重畳し、第1の半導体層と異なる材料である第3の半導体層156と、第1の導電層及び第3の半導体層に電気的に接続される第2の導電層157bと、第3の半導体層156に電気的に接続され、第2の導電層と同じ材料である第3の導電層157aと、第3の半導体層、第2の導電層、及び第3の導電層の上に設けられた第2の絶縁層158と、第2の絶縁層を介して第3の半導体層に重畳する第4の導電層159と、を含む。 (もっと読む)


【課題】圧電素子用に、組成ずれが少なく結晶性の良好なニオブ酸カリウム混晶系ペロブスカイト型酸化物厚膜を提供する。
【解決手段】ペロブスカイト型酸化物膜1は、基板10上に成膜され、平均膜厚が5μm以上であり、且つ、一般式(P)で表されるペロブスカイト型酸化物を含む。(K1−w−x,A,B)(Nb1−y−z,C,D)O・・・(P)(式中、0<w<1.0,0≦x≦0.2,0≦y<1.0,0≦z≦0.2,0<w+x<1.0。AはK以外のイオン価数が1価のAサイト元素、BはAサイト元素、Cはイオン価数が5価のBサイト元素、DはBサイト元素。A〜Dは各々1種又は複数種の金属元素である。) (もっと読む)


【課題】ドーパントの濃度をより高く確保しつつも、ドーパントが拡散されるジャンクション深さを制御することができ、改善された接触抵抗を実現し、チャネル領域との離隔間隔を減らしてチャネルのしきい電圧(Vt)を改善できる埋没ジャンクションを有する垂直型トランジスタ及びその形成方法を提供すること。
【解決手段】半導体基板に第1の側面に反対される第2の側面を有して突出した壁体)を形成し、壁体の第1の側面の一部を選択的に開口する開口部を有する片側コンタクトマスクを形成した後、開口部に露出した第1の側面部分に互いに拡散度が異なる不純物を拡散させて第1の不純物層及び該第1の不純物層を覆う第2の不純物層を形成することを特徴とする。 (もっと読む)


【課題】信頼性が高い記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る記憶装置の製造方法は、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、前記ナノマテリアル集合層上に、被覆率が相対的に低くなる第1の方法によって導電性材料を堆積させることにより、第1電極層を形成する工程と、前記第1電極層上に、被覆率が相対的に高くなる第2の方法によって導電性材料を堆積させることにより、第2電極層を形成する工程と、を備える。 (もっと読む)


【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するNMOSトランジスタとPMOSトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 (もっと読む)


【課題】縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法を提供する。
【解決手段】一定の間隔を空けて配置された複数のピラー30が備えられ、複数のピラー30が、縦型トランジスタTのチャネルとして機能する半導体層からなるチャネルピラー1と、不純物拡散層からなり、前記チャネルピラー1の下部に接続されて縦型トランジスタTの一方のソースドレインとして機能する下部拡散層4に電気的に接続された引き上げコンタクトプラグ2とを含む半導体装置とする。 (もっと読む)


【課題】 低抵抗の埋め込み配線を備える基板の製造方法を提供する。
【解決手段】 始めに半導体用基板100の第1面S1上に導電層120を形成する。次に、導電層120をパターニングして第1方向に延長する線形の導電層パターン122を形成する。導電層120をパターニングするとき露出する半導体用基板100をエッチングして導電層パターン120の下部に第1方向に延長する線形の半導体パターン104を形成する。次に導電層パターン120および半導体パターン104上に絶縁層150を形成する。半導体用基板100の第1面S1側の絶縁層150が支持基板160と当接するように支持基板160上に配置する。次に半導体用基板100のイオン注入層102側の絶縁層150が露出するように半導体用基板100を除去する。これにより、導電層パターン120は、半導体パターン104の埋め込み配線として利用することができる。 (もっと読む)


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