【課題】微細化に対応した半導体装置を提供する。
【解決手段】半導体基板の第1の領域内に第1の方向に沿って交互に配置されるように第1及び第２の素子分離領域を形成する。この際、第1及び第２の素子分離領域のうち少なくとも一方の素子分離領域の側面は半導体基板の主面に対して垂直とならないように第1及び第２の素子分離領域を形成する。この後、第1及び第２の素子分離領域の上部を除去して、第1の素子分離領域と第２の素子分離領域の間の半導体基板をフィンとして形成する。 （もっと読む）

【課題】作製工程が簡略化され、容量素子の面積が縮小化された昇圧回路を有する半導体
装置を提供することを課題とする。
【解決手段】直列に接続され、第１の入力端子部から出力端子部へ整流作用を示す複数の
整流素子と、第２の入力端子部に接続され、互いに反転する信号が入力される第１の配線
及び第２の配線と、それぞれ第１の電極、絶縁膜及び第２の電極を有し、昇圧された電位
を保持する複数の容量素子とから構成される昇圧回路を有し、複数の容量素子は、第１の
電極及び第２の電極が導電膜で設けられた容量素子と、少なくとも第２の電極が半導体膜
で設けられた容量素子とを有し、複数の容量素子において少なくとも１段目の容量素子を
第１の電極及び第２の電極が導電膜で設けられた容量素子とする。 （もっと読む）

【課題】製造の容易な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有する第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１のＮＡＮＤセルユニットの両端に位置し、第１の浮遊ゲートと同層に形成され、第１の半導体層と接続される下部コンタクトと、第２のＮＡＮＤセルユニットの両端に位置し、第２の半導体層と下部コンタクトとを接続する上部コンタクトとを備える。 （もっと読む）

【課題】制御性の高い不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成された第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１の絶縁層を介して上下に位置する第１及び第２の選択ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第２の方向に延び、第１及び第２の半導体層並びに第１及び第２のゲート絶縁層と共に補助トランジスタを形成する補助ゲートとを備える。 （もっと読む）

【課題】強誘電体ゲート薄膜トランジスターの伝達特性が劣化し易い（例えばメモリウインドウの幅が狭くなり易い）という問題をはじめとして、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題が解決された強誘電体ゲート薄膜トランジスターを提供する。
【解決手段】強誘電体ゲート薄膜トランジスター２０は、チャネル層２８と、チャネル層２８の導通状態を制御するゲート電極層２２と、チャネル層２８とゲート電極層２２との間に配置された強誘電体層からなるゲート絶縁層２５とを備え、ゲート絶縁層（強誘電体層）２５は、ＰＺＴ層２３と、ＢＬＴ層２４（Ｐｂ拡散防止層）とが積層された構造を有し、チャネル層２８（酸化物導電体層）は、ゲート絶縁層（強誘電体層）２５におけるＢＬＴ層（Ｐｂ拡散防止層）２４側の面に配置されている。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化す
ることを目的の一とする。
【解決手段】第１の絶縁膜を形成し、第１の絶縁膜上に、ソース電極およびドレイン電極
、ならびに、ソース電極およびドレイン電極と電気的に接続する酸化物半導体膜を形成し
、酸化物半導体膜に熱処理を行って、酸化物半導体膜中の水素原子を除去し、水素原子が
除去された酸化物半導体膜に酸素ドープ処理を行って、酸化物半導体膜中に酸素原子を供
給し、酸素原子が供給された酸化物半導体膜上に、第２の絶縁膜を形成し、第２の絶縁膜
上の酸化物半導体膜と重畳する領域にゲート電極を形成する半導体装置の作製方法である
。 （もっと読む）

【課題】ホールの微細化を図りつつ、ホールとスリットとを一括形成する。
【解決手段】４層分のワード線ＷＬ４〜ＷＬ１が順次積層されるとともに、ワード線ＷＬ４〜ＷＬ１にそれぞれ隣接するように４層分のワード線ＷＬ５〜ＷＬ８が順次積層され、ワード線ＷＬ５〜ＷＬ８が柱状体ＭＰ１にて貫かれるとともに、ワード線ＷＬ１〜ＷＬ４が柱状体ＭＰ２にて貫かれることで、ＮＡＮＤストリングＮＳが構成され、ワード線ＷＬ１〜ＷＬ８およびセレクトゲート電極ＳＧＤ、ＳＧＳはロウ方向に沿って幅が周期的に変化されている。 （もっと読む）

【課題】ビアヒューズ素子の径を小さくし、ビアヒューズ素子を低電流で溶断することが可能な半導体回路装置およびその製造方法を提供する。
【解決手段】一方向に配置された複数の配線層と、前記複数の配線層のうちの少なくとも２つの前記配線層の間に設けられたビアヒューズ素子と、前記複数の配線層の配置方向に直交する平面内において前記ビアヒューズ素子に隣接する穴と、前記穴内に設けられた貫通ビアとを備えた半導体回路装置。 （もっと読む）

【課題】半導体装置の特性の均一化を図る。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上に設けられた積層体と、絶縁膜と、チャネルボディと、半導体層とを備えている。前記積層体は、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する。前記絶縁膜は、前記積層体を積層方向に貫通して形成されたホールの側壁に設けられている。前記チャネルボディは、前記ホール内における前記絶縁膜の側壁に設けられ、前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、且つ前記ホールを閉塞する部分より下で空洞を囲む。前記半導体層は、前記チャネルボディが前記ホールを閉塞する部分より上の前記ホール内に、前記チャネルボディと同材料で連続して埋め込まれている。 （もっと読む）

【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】微細化されたトランジスタのオン特性を向上させる。微細化されたトランジスタを歩留まりよく作製する。
【解決手段】一対の低抵抗領域及び該低抵抗領域に挟まれるチャネル形成領域を含む酸化物半導体層と、ゲート絶縁層を介してチャネル形成領域と重畳する第１のゲート電極層と、第１のゲート電極層のチャネル長方向の側面及びゲート絶縁層の上面と接し、一対の低抵抗領域と重畳する一対の第２のゲート電極層と、第２のゲート電極層上の、側端部を第２のゲート電極層の側端部と重畳する一対の側壁絶縁層と、を有する半導体装置を提供する。 （もっと読む）

【課題】ゲート絶縁膜近傍の酸化物半導体膜に含まれる不純物元素濃度を低減する。また、ゲート絶縁膜近傍の酸化物半導体膜の結晶性を向上させる。また、当該酸化物半導体膜を用いることにより、安定した電気特性を有する半導体装置を提供する。
【解決手段】下地絶縁膜と、下地絶縁膜上に形成された酸化物半導体膜と、酸化物半導体膜上に形成されたソース電極、及びドレイン電極と、酸化物半導体膜、ソース電極、及びドレイン電極上に形成されたシリコン酸化物を含むゲート絶縁膜と、ゲート絶縁膜と接し、少なくとも前記酸化物半導体膜と重畳する領域に設けられたゲート電極と、を有し、酸化物半導体膜は、ゲート絶縁膜との界面から酸化物半導体膜に向けてシリコン濃度が１．０原子％以下の濃度である領域を有し、少なくとも領域内に、結晶部を含む半導体装置である。 （もっと読む）

【課題】信頼性が高い記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられた絶縁性の芯材層と、前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、前記芯材層の側面上に設けられ、前記下部電極層及び前記上部電極層に接し、複数の微小導電体が隙間を介して集合した抵抗変化層と、を備える。 （もっと読む）

【課題】不揮発性メモリ装置の製造方法を提供する。
【解決手段】基板１０上に第１絶縁膜１１及び第１導電膜１２を形成するステップと、第１領域Ｃの第１導電膜１２、第１絶縁膜１１及び基板１０をエッチングして、第１素子分離トレンチを形成するステップと、第１素子分離トレンチに埋め立てられる第１素子分離膜を形成するステップと、第２絶縁膜１６及び導電性のキャップ膜１７を形成するステップと、第２領域Ｐのキャップ膜１７及び第２絶縁膜１６をエッチングするステップと、第２導電膜１９を形成するステップと、第１領域Ｃの第２導電膜１９、キャップ膜１７、第２絶縁膜１６、第１導電膜１２及び第１絶縁膜１１を選択的にエッチングして、第１ゲートパターンを形成しながら、第２領域Ｐの第２導電膜１９、第１導電膜１２、第１絶縁膜１１及び基板１０を選択的にエッチングして、第２領域Ｐに第２素子分離トレンチＴ２、Ｔ３を形成するステップとを含む。 （もっと読む）

【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。第ｎ行のメモリブロックはサブビット線ＳＢＬ＿ｎ＿ｍと複数のメモリセルを有する。メモリセルはトランジスタと容量素子を直列に接続し、容量素子の電極の一をサブビット線ＳＢＬ＿ｎ＿ｍに接続する。さらに第ｎ行のメモリブロックは書き込みトランジスタＷＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍを有し、また、読み出しトランジスタＲＴｒ＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの電位変動を増幅回路ＡＭＰ＿ｎ＿ｍで増幅する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】インクジェットペンコントロールチップの既存の層を利用して製造できるEPROMを提供する。
【解決手段】EPROMセル７０は、ソース領域及びドレイン領域を有する半導体基板５２と、第１の金属層６０と電気的に相互接続されている半導体ポリシリコン層５６を含むフローティングゲート７２と、第２の金属層６４を含むコントロールゲートとを備えている。フローティングゲート７２は、ソース領域及びドレイン領域に隣接して配置され、第１の誘電体層５４によって半導体基板５２から分離され、コントロールゲートの第２の金属層６４は、第１の金属層６０との間にある第２の誘電体層６２を介して、第１の金属層６０と容量結合されている。 （もっと読む）

【課題】微細化しても高いオン電流を得ることができるトランジスタを用いた、半導体装置。
【解決手段】トランジスタが、絶縁表面上の一対の第１導電膜と、一対の第１導電膜上の半導体膜と、一対の第１導電膜にそれぞれ接続されている一対の第２導電膜と、半導体膜上の絶縁膜と、絶縁膜上において、半導体膜と重なる位置に設けられた第３導電膜とを有する。また、半導体膜上における第３導電膜の端部と、一対の第２導電膜が設けられた領域とは、離隔している。 （もっと読む）