【課題】 フォトリソグラフィ工程の解像限界内で、具現可能なサイズのパターンを利用して超微細な幅及び間隔を持つ高密度パターンを形成できる配置構造を持つ半導体素子及びその半導体素子パターン形成方法を提供する。
【解決手段】 半導体素子は、コネクション領域に隣接するメモリセル領域を含む基板、メモリセル領域からコネクション領域まで第１方向に延びて配され、第１ライン幅及び第１ライン間隔を持つ複数の第１導電ライン、第１導電ラインそれぞれに連結されるように配され、第２ライン幅及び第２ライン間隔を持つ複数の第２導電ライン、コネクション領域に配され、第１導電ラインに電気的に連結された複数のパッド、を備える。半導体素子上のパターン形成方法は、微細ライン幅及び間隔を提供するために２段階のスペーサ形成工程を含むことができる。 （もっと読む）

【課題】高集積化を図り、単位面積あたりの記憶容量を増加させた新たな構造の半導体装置を提供することを目的の一とする。高集積化に伴い増加する回路素子数の低減が可能で、かつ、素子数低減による電力削減が可能な、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ビット線と、ｍ（ｍは３以上の自然数）本のワード線と、ソース線と、ｍ本の信号線と、第１乃至ｍのメモリセルと、駆動回路と、を有する半導体装置において、メモリセルは、第１のトランジスタ、容量素子に蓄積された電荷を保持する第２のトランジスタを含み、第２のトランジスタは酸化物半導体層で形成されるチャネルを有する。上記構成において、駆動回路は、第ｊ（ｊは３以上の自然数）の信号線に出力される信号を用いて第（ｊ−１）の信号線に出力される信号を生成する。 （もっと読む）

【課題】専有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】第１の制御ゲート、第２の制御ゲート及び記憶ゲートを有するトランジスタを用いる。記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、該記憶ゲートを絶縁体化させて電位を保持させる。情報の書き込みは、第１及び第２の制御ゲートの電位を記憶ゲートを導電体化させる電位とし、記憶ゲートに記憶させる情報の電位を供給し、第１及び第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とすることで行う。情報の読み出しは、第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とし、トランジスタのソースまたはドレインの一方と接続された読み出し信号線に電位を供給し、その後、第１の制御ゲートに読み出し用の電位を供給し、ソースまたはドレインの他方と接続されたビット線の電位を検出することで行う。 （もっと読む）

【課題】周辺回路領域の素子の寿命が劣化するのを抑制しつつ、浮遊ゲート電極と制御ゲート電極とのカップリング性を確保する。
【解決手段】シリコン基板１１は、セル領域および周辺回路領域が設けられている。トンネル絶縁膜１２は、セル領域および周辺回路領域のシリコン基板１１上に形成されている。浮遊ゲート電極膜１３は、セル領域および周辺回路領域のトンネル絶縁膜１２上に形成されている。電極間絶縁膜１６は、セル領域の浮遊ゲート電極膜１３上に形成されている。シリコン酸化膜１４および電極間絶縁膜１６は、周辺回路領域の浮遊ゲート電極膜１３上に形成されている。制御ゲート電極膜１７は、セル領域および周辺回路領域の電極間絶縁膜１６上に形成されている。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成する半導体装置の作製方法を提供することを目的の一とする。
【解決手段】絶縁表面上に、酸化物半導体層と、酸化物半導体層と接するソース電極およびドレイン電極と、を形成し、ソース電極上およびドレイン電極上にそれぞれ絶縁層を形成し、酸化物半導体層、ソース電極、ドレイン電極および絶縁層上にゲート絶縁層を形成し、ゲート絶縁層上に導電層を形成し、導電層を覆うように絶縁膜を形成し、導電層におけるソース電極またはドレイン電極と重畳する領域の少なくとも一部が露出するように絶縁膜を加工し、導電層の露出した領域をエッチングして、ソース電極とドレイン電極に挟まれた領域の少なくとも一部と重畳するゲート電極を自己整合的に形成する半導体装置の作製方法である。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。また半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば酸化物半導体材料を用いて半導体装置を構成する。また半導体装置の各メモリセルの酸化物半導体材料を用いたトランジスタを直列に接続する。更に、第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第（ｊ−１）のメモリセルのチャネルが酸化物半導体層に形成されたトランジスタのゲート端子に電気的に接続される配線と、を同じ配線（第ｊのワード線）とする。これによってメモリセルあたりの配線の数を減らし、メモリセルあたりの占有面積を低減する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、メモリセルアレイを有する半導体装置において、直列に接続された第１乃至第ｍのメモリセルに含まれる各ノードに生じる寄生容量の値を同等の値とすることで、安定して動作可能な半導体装置とする。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】第１のトランジスタ１６０と、第２のトランジスタ１６２と、第１のトランジスタ１６０のソース領域またはドレイン領域１２０と、第２のトランジスタ１６２のチャネル形成領域１４４との間に設けられた絶縁層１２８と、を含むメモリセルを有し、第１のトランジスタ１６０と、第２のトランジスタ１６２とは、少なくとも一部が重畳して設けられる半導体装置である。また、絶縁層１２８と第２のトランジスタのゲート絶縁層１４６は、式（（ｔ_ａ／ｔ_ｂ）×（ε_ｒｂ／ε_ｒａ）＜０．１）を満たす。（但し、式中、ｔ_ａはゲート絶縁層１４６の膜厚を示し、ｔ_ｂは絶縁層１２８の膜厚を示し、ε_ｒａはゲート絶縁層１４６の誘電率を示し、ε_ｒｂは絶縁層１２８の誘電率を示す。） （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】メモリセルアレイを構成する複数のメモリセルが、複数行ごとに複数のブロックに分割され、共通ビット線は、各ブロックにおいて、選択トランジスタを介して分割ビット線と電気的に接続されており、メモリセルの一は、第１のチャネル形成領域を含む第１のトランジスタと、第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、ソース線は、第１のソース電極と接続され、分割ビット線は、第１のドレイン電極および第２のソース電極と接続され、ワード線は、容量素子の電極の一方と接続され、信号線は、第２のゲート電極と接続され、第１のゲート電極と、第２のドレイン電極と、容量素子の電極の他方とが接続される半導体装置を提供する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、第１の信号線と、第２の信号線と、ワード線と、ソース線とビット線との間に、並列に接続されたメモリセルと、ソース線及びビット線と電気的に接続された第１の駆動回路と、第１の信号線と電気的に接続された第２の駆動回路と、第２の信号線と電気的に接続された第３の駆動回路と、ワード線と電気的に接続された第４の駆動回路と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第２のトランジスタは、酸化物半導体材料を含んで構成される。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】第１のトランジスタと第２のトランジスタを有し、第１のトランジスタと第２のトランジスタとは少なくとも一部が重畳する第１のメモリセルと、第３のトランジスタと第４のトランジスタを有し、第３のトランジスタと第４のトランジスタとは少なくとも一部が重畳する第２のメモリセルと、駆動回路と、を有し、第２のメモリセルは、第１のメモリセル上に設けられ、第１のトランジスタは、第１の半導体材料を含んで構成され、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタ、は、第２の半導体材料を含んで構成される半導体装置である。 （もっと読む）

【課題】自己整列リセス・ゲート構造及び形成方法の提供。
【解決手段】最初に，絶縁用のフィールド酸化物領域２０を半導体基板１０内に形成する。半導体基板の上に形成された絶縁層内に複数のコラムを画定し，それに続いて，薄い犠牲酸化物層を半導体基板の露出領域の上に形成するが，フィールド酸化物領域の上には形成しない。次に，各コラムの側壁上，並びに犠牲酸化物層及びフィールド酸化物領域の一部分の上に誘電体を設ける。第１エッチングを行い，それにより，半導体基板内に第１組のトレンチを，またフィールド酸化物領域内に複数のリセスを形成する。第２エッチングを行い，それにより，コラムの側壁上に残っている誘電体残留部を除去し，かつ第２組のトレンチを形成する。次に，第２組のトレンチ内及びリセス内にポリシリコンを堆積させ，それにより，リセス導電性ゲートを形成する。 （もっと読む）

【課題】不揮発性記憶装置における積層構造のアスペクト比の増加を抑制し、加工性の向上及び特性の均一化を達成する。
【解決手段】本実施形態の不揮発性記憶装置は、第１の方向に延びる複数本の第１上部配線と、前記第１上部配線と離間して設けられ、前記第１の方向と交差する第２の方向に延びる複数本の第１下部配線と、前記複数本の第１上部配線と、前記複数本の第１下部配線と、の間のそれぞれの交差位置に設けられ、異なる抵抗状態のあいだを遷移する遷移機能及び電流を整流する整流機能を有する第１機能層と、を有する。前記第１機能層は、第１金属層と、第１対向層と、前記第１金属層と、前記第１対向層と、の間に設けられ、前記第１金属層及び前記第１対向層のそれぞれに接する第１半導体層と、を有する。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のメモリストリング、選択トランジスタ、及びキャリア選択素子を備える。メモリストリングは、直列接続されたメモリトランジスタを含む。選択トランジスタは、メモリストリングの一端に一端を接続されている。キャリア選択素子は、選択トランジスタの他端に一端を接続されている。キャリア選択素子は、メモリトランジスタのボディを流れる多数キャリアを決定する。キャリア選択素子は、第３半導体層、金属層、第２ゲート絶縁層、及び第３導電層を備える。第３半導体層は、基板に対して垂直方向に延びる。金属層は、第３半導体層の上面から延びる。第３導電層は、第２ゲート絶縁層を介して、第３半導体層及び金属層を取り囲む。 （もっと読む）

【課題】不揮発性記憶装置の特性を向上させ、微細化を図る。
【解決手段】第１の配線と第２の配線とに接続された記憶セルを有する不揮発性記憶装置の製造方法であって、前記第１の配線の上に、第１の電極膜を形成する工程と、前記第１の電極膜の上に、複数のカーボンナノチューブが絶縁材中に分散され、前記複数のカーボンナノチューブのうちの少なくとも１つのカーボンナノチューブが前記絶縁材の表面から表出した層を形成する工程と、前記層の上に、第２の電極膜を形成する工程と、前記第２の電極膜の上に、前記第２の配線を形成する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第１のトランジスタのゲート電極と、該ゲート電極に接する第２のトランジスタのソース電極とは、エッチングの選択比がとれる材料を用いて形成される半導体装置を提供する。第１のトランジスタのゲート電極と、第２のトランジスタのソース電極とをエッチングの選択比がとれる材料を用いて形成することで、レイアウトのマージンを低減させることができるため半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、ゲート絶縁層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷の保持を行う半導体装置に記憶された情報の経時変化を抑制すること。
【解決手段】書き込み期間と保持期間の間に、トランジスタのゲートに強い負電位を与える期間（反転期間）を設ける。反転期間において、当該トランジスタのドレインから酸化物半導体層に対する正電荷の供給が促進される。これにより、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面への正電荷の蓄積を短期間で収束させることができる。そのため、反転期間後の保持期間における当該トランジスタのドレインに電気的に接続されたノードにおける正電荷の減少を抑制することが可能である。すなわち、当該半導体装置に記憶された情報の経時変化を抑制することが可能である。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第２のトランジスタの半導体層にはオフセット領域が設けられた半導体装置を提供する。第２のトランジスタを、オフセット領域を有する構造とすることで、第２のトランジスタのオフ電流を低減させることができ、長期に記憶を保持可能な半導体装置を提供することができる。 （もっと読む）

【課題】新たなコンセプトに基づく不揮発性半導体メモリを提供する。
【解決手段】本開示の不揮発性半導体メモリは、半導体基板11上の半導体層12と、半導体層12を貫通する複数のコントロールゲートCG11〜CG17と、第１方向の２つの端部における半導体層12内にそれぞれ配置される２つの第１導電型拡散層14と、半導体層12上で第１方向に延びる複数のセレクトゲート線SG1〜SG5と、複数のセレクトゲート線SG1〜SG5上で第２方向に延びる複数のワード線WL1〜WL7とを備える。複数のセレクトゲート線SG1〜SG5の各々は、第１方向に並ぶ複数のコントロールゲートCG11〜CG17と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタに共有されるセレクトゲートとして機能する。半導体層12及び複数のコントロールゲートCG11〜CG17は、メモリセルアレイを構成する。 （もっと読む）