【課題】不揮発性メモリ部内蔵のＳＲＡＭの特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１とビット線ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ１を設け、アクセストランジスタＡｃｃ２とビット線／ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ２を設ける。ＳＲＡＭ通常動作期間の終了時において、例えば、蓄積ノードＡに低電位（Ｌ＝０Ｖ）、蓄積ノードＢに高電位（Ｈ＝１．５Ｖ）が保持されている場合、ＲｅＲＡＭ部ＲＭ１をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ２をオフ状態（ＯＦＦ）とすることで、ＳＲＡＭの保持データをＲｅＲＡＭ部へ書き込み、再び、ＳＲＡＭ通常動作となった場合には、蓄積ノードＡおよびＢに対応するデータ書き戻すとともに、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方をオン状態に（リセット）する。 （もっと読む）

【課題】増加された集積度を有し且つ高密度で高速の３次元（抵抗性）半導体（メモリ）装置を、最小限のマスク工程数で提供する。
【解決手段】チャンネル領域によって分離された第１及び第２不純物領域を含む基板、前記第１不純物領域に接続するビットライン、前記第２不純物領域に接続する垂直電極、前記基板と前記ビットラインとの間に配置される水平電極の積層体、及び、前記積層体と前記基板との間に配置される選択ラインを含む。この時，前記選択ラインは平面形状及び平面位置において、前記水平電極の各々と実質的に同一であり得る。 （もっと読む）

【課題】ゲート高さが低いため製造容易で、ゲート−コンタクト間の容量を抑制し、ゲート−コンタクト間の短絡を抑制した半導体装置を提供する。
【解決手段】半導体装置の製造方法は基板上にＦｉｎ型半導体層を形成する。Ｆｉｎ型半導体層に交差するダミーゲートが形成される。Ｆｉｎ型半導体層にソースおよびドレインが形成される。ダミーゲート上に層間絶縁膜を堆積した後、ダミーゲートの上面を露出させる。ダミーゲートを除去してゲートトレンチを形成する。ゲートトレンチ内のＦｉｎ型半導体層の上部をリセスする。ゲートトレンチ内のＦｉｎ型半導体層の表面にゲート絶縁膜を形成する。ゲート電極をゲートトレンチ内に充填する。ゲート電極をエッチングバックすることによってゲート電極を形成する。ゲート電極の上面の高さはソースおよびドレインにおけるＦｉｎ型半導体層の上面の高さ以下かつゲートトレンチ内のＦｉｎ型半導体層の上面の高さ以上である。 （もっと読む）

【課題】微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく提供する。
【解決手段】酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、ゲート電極上の導電膜と、酸化物半導体膜及びゲート絶縁膜の側面に接するソース電極及びドレイン電極と、を有し、ソース電極及びドレイン電極の上面の高さは、ゲート電極の上面の高さより低く、導電膜、ソース電極及びドレイン電極は、同一の金属元素を有する半導体装置である。また、ゲート電極の側面を覆う側壁絶縁膜を形成してもよい。 （もっと読む）

【課題】本発明は、メモリ用途のセレクタデバイスに関する。
【解決手段】本発明に係るセレクタデバイスは、ＭＩＴ素子およびこれに熱的に連動する分割ヒータを備えたメモリアレイ内のメモリ素子を選択するためのセレクタデバイスであって、ＭＩＴ素子は、ＭＩＴ材料構成要素とバリア構成要素とを有し、分割ヒータを用いて相転移温度より高い温度に加熱されることにより、高抵抗状態から低抵抗状態に切り換え可能であり、バリア構成要素は、高抵抗状態にあるＭＩＴ素子の抵抗値を大きくするように構成されたことを特徴とするものである。セレクタデバイス。 （もっと読む）

【課題】メモリ素子の状態が良好なクロスポイント構造の分子メモリ装置の製造方法を提供する。
【解決手段】実施形態に係る分子メモリ装置の製造方法は、第１方向に延びる複数本の第１配線を含む配線層を形成する工程と、前記配線層上に犠牲膜を形成する工程と、前記犠牲膜上に第２方向に延びる複数本の第１絶縁部材を形成する工程と、前記第１絶縁部材の側面上に前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、隣り合う前記第１絶縁部材間であって前記第２配線間に複数本の第２絶縁部材を前記配線層に接するように形成する工程と、前記犠牲膜を除去することによりギャップを形成する工程と、前記ギャップ内に、前記第１配線及び前記第２配線のうちの一方に結合し他方には結合しない分子材料を形成する工程と、を備える。 （もっと読む）

【課題】半導体基板上の複数の半導体層のうちの１つを正確に選択する。
【解決手段】実施形態に係わる半導体装置は、第１乃至第３の半導体層１２−１〜１２−３と、第１乃至第３の半導体層１２−１〜１２−３のうちの１つを選択するレイヤー選択トランジスタ１５（ＬＳＴ）とを備える。第１のノーマリーオン領域１７−１は、第１の半導体層１２−１内において第１乃至第３のゲート電極１６−１〜１６−３に隣接するチャネルをノーマリーオンチャネルにし、第２のノーマリーオン領域１７−２は、第２の半導体層１２−２内において第２乃至第４のゲート電極１６−２〜１６−４に隣接するチャネルをノーマリーオンチャネルにし、第３のノーマリーオン領域１７−３は、第３の半導体層１２−３内において第３乃至第５のゲート電極１６−３〜１６−５に隣接するチャネルをノーマリーオンチャネルにする。 （もっと読む）

【課題】メモリセルの電荷蓄積層内での電荷の横方向の移動を抑制する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１乃至第ｎの半導体層（ｎは２以上の自然数）１２−１〜１２−３と、第１乃至第ｎの半導体層１２−１〜１２−３をチャネルとする第１乃至第ｎのメモリストリングＳ１〜Ｓ３とを備える。第ｉのメモリストリング（ｉは１〜ｎのうちの１つ）Ｓｉは、第ｉの半導体層１２−ｉの第３の方向にある表面上に、複数のメモリセルＭＣに対応する、複数の電荷蓄積層１６及び複数のコントロールゲート１８を備える。また、第ｉのメモリストリング内において、少なくとも第２の方向に隣接する２つのメモリセルＭＣの電荷蓄積層１６が互いに結合される。そして、複数のコントロールゲート１８間に、複数の電荷蓄積層１６のバンドオフセットを上昇させる金属元素１９が添加される。 （もっと読む）

【課題】半導体記憶装置のスイッチング耐久性の向上を図る。
【解決手段】実施形態によれば、半導体記憶装置は、複数のセルアレイブロックと、制御回路とを備えている。制御回路は、選択ビット線を０ボルトにし、選択ワード線に０ボルトよりも高い第１の電位を与え、非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、選択セルアレイブロックに第１の方向で隣接し選択ビット線を選択セルアレイブロックと共有する隣接セルアレイブロックにおける、選択ビット線に隣接する非選択ビット線に０ボルト以上で前記第２の電位よりも低い第３の電位を与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、選択メモリセルの抵抗変化膜の抵抗状態を変化させる。 （もっと読む）

【課題】作製工程が簡略化され、容量素子の面積が縮小化された昇圧回路を有する半導体
装置を提供することを課題とする。
【解決手段】直列に接続され、第１の入力端子部から出力端子部へ整流作用を示す複数の
整流素子と、第２の入力端子部に接続され、互いに反転する信号が入力される第１の配線
及び第２の配線と、それぞれ第１の電極、絶縁膜及び第２の電極を有し、昇圧された電位
を保持する複数の容量素子とから構成される昇圧回路を有し、複数の容量素子は、第１の
電極及び第２の電極が導電膜で設けられた容量素子と、少なくとも第２の電極が半導体膜
で設けられた容量素子とを有し、複数の容量素子において少なくとも１段目の容量素子を
第１の電極及び第２の電極が導電膜で設けられた容量素子とする。 （もっと読む）

【課題】トランジスタ、ダイオード等の半導体用途に好適な材料を提供する。
【解決手段】Ｉｎと、Ｍ１と、Ｍ２と、Ｚｎと、を含む酸化物材料であり、Ｍ１＝１３族元素、代表的にはＧａであり、Ｍ２の元素は、Ｍ１の元素よりも含有量が少ない材料を提供する。Ｍ２としてはＴｉ、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｎなどが挙げられる。Ｍ２を含ませることで、酸化物半導体材料における酸素欠損の発生を抑制することができる。酸素欠損がほとんど存在しないトランジスタを実現できれば、半導体装置の信頼性を向上させることができる。 （もっと読む）

【課題】メモリセルの動作を従来よりも高速化できる半導体装置を提供する。
【解決手段】フローティングゲートFGとコントロールゲートCG、第１導電型ソース13s及び第１導電型ドレイン13dを有する第１導電型ＭＯＳトランジスタ13と、前記フローティングゲートFGと前記コントロールゲートCG、第２導電型ソース１４ｓ及び第２導電型ドレイン14dを有する第２導電型ＭＯＳトランジスタ14と、前記第１導電型ドレイン13d及び前記第２導電型ドレイン14dに接続される第１のソース／ドレイン11bと、第２のソース／ドレイン11aと、ゲートを有する選択トランジスタ１１と、前記第１導電型ソースに接続される第１電源線VpLと、前記第２導電型ソースに接続される第２電源線VnLと、前記選択トランジスタ11の第２のソース／ドレイン11aに接続されるビット線BLと、前記選択トランジスタ11のゲートに接続されるワード線WLと、を有する。 （もっと読む）