【課題】容量素子上の配線層の設計自由度に優れた半導体装置を提供する。
【解決手段】半導体装置は、基板、層間絶縁層、第１トランジスタ、多層配線層、容量素子、金属配線、及び第１コンタクトを備える。基板１上には、層間絶縁層４、５が設けられている。第１トランジスタ３ａは、半導体基板１に設けられており、層間絶縁層内に埋め込されている。第１トランジスタは、少なくともゲート電極３２及び拡散層を有する。層間絶縁層上には、多層配線層が設けられている。容量素子１９は、多層配線層内に設けられている。金属配線（ゲート裏打ち配線）３０は、ゲート電極３２の上面と接しており、層間絶縁層４内に埋設されている。第１コンタクト１０ａは、第１トランジスタ３ａの拡散層に接続しており、層間絶縁層４内に埋設される。金属配線（ゲート裏打ち配線）３０は、第１コンタクト１０ａと同じ材料で構成されている。 （もっと読む）

【課題】酸素不足度の異なる遷移金属酸化物層を積層して抵抗変化層に用いた不揮発性記憶装置において、素子特性のばらつきを従来よりもさらに抑制する。
【解決手段】第１電極層を形成する工程（Ａ）と、第１電極層の上に酸素不足型の遷移金属酸化物で構成される第１抵抗変化層を形成する工程（Ｂ）と、第１抵抗変化層の上端面を液体の酸化剤で化学的に酸化処理して中間酸化層を形成する工程（Ｃ）と、中間酸化層をさらに酸化し、第１抵抗変化層の上に第１抵抗変化層を構成する遷移金属酸化物よりも酸素不足度が少ない遷移金属酸化物で構成される第２抵抗変化層を形成する工程（Ｄ）と、第２抵抗変化層の上に、第２電極層を形成する工程（Ｅ）と、を有する、不揮発性記憶装置の製造方法。 （もっと読む）

【課題】信頼性の高い半導体装置を歩留まり良く製造する技術を提供する。
【解決手段】基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を
含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成
領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領
域及びゲート電極の間に設けられた第２絶縁層と、半導体層及び前記ゲート電極上に形成
された第３絶縁層と、第３絶縁層を介して、不純物領域と電気的に接続される導電層と、
を有する。不純物領域はチャネル形成領域と比較して膜厚が大きい領域を有し、且つ該膜
厚が大きい領域で導電層が接続されている。第２絶縁層は、少なくともゲート電極が重畳
する領域の半導体層の側面に設けられた第１絶縁層を覆う。 （もっと読む）

【課題】浮遊状態の配線と洗浄水との間において高い密度で電荷が移動することに起因する配線の高抵抗化を防ぐ。
【解決手段】半導体製造装置の製造工程中において、半導体基板１Ｓなどと絶縁された浮遊状態となる銅配線である第１層配線Ｌ１の上面に、電気的に機能する接続ビアＰＬ２と電気的に機能しないダミービアＤＰ２とを接続させて形成する。これにより、第１層配線Ｌ１の上面に接続ビアＰＬ２を形成するためのビアホールを形成した後の洗浄工程中に、第１層配線Ｌ１に溜まった電荷が洗浄水中に移動する際、前記電荷をダミービアＤＰ２形成用のビアホールにも分散させることで、接続ビアＰＬ２形成用のビアホールの底部のみに前記電荷が集中することを防ぐ。 （もっと読む）

【課題】電極と抵抗変化層の界面に小さな突起を形成することなく、低電圧での初期化が可能な不揮発性記憶素子を提供する。
【解決手段】下部電極１０５と上部電極１０７との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１１６を備える。抵抗変化層１１６は、第１の抵抗変化層１１６１と第２の抵抗変化層１１６２との少なくとも２層から構成され、第１の抵抗変化層１１６１は第１の遷移金属酸化物１１６ｂから構成され、第２の抵抗変化層１１６２は、第２の遷移金属酸化物１１６ａと第３の遷移金属酸化物１１６ｃとから構成され、第２の遷移金属酸化物１１６ａの酸素不足度は第１の遷移金属酸化物１１６ｂの酸素不足度及び第３の遷移金属酸化物１１６ｃの酸素不足度のいずれよりも高く、第２の遷移金属酸化物１１６ａ及び第３の遷移金属酸化物１１６ｃは、第１の抵抗変化層１１６１と接している。 （もっと読む）

【課題】論理回路の動作特性に優れた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、多層配線層と、第１能動素子３ａ、容量素子１９および周辺回路を有する記憶回路２００と、第２能動素子３ｂを有する論理回路１００と、記憶回路領域２００に形成されており、能動素子３ａと容量素子１９とを電気的に接続する容量コンタクト１３ｃと、論理回路領域１００に形成されており、能動素子３ｂと第１配線８ａとを電気的に接続する接続コンタクト１３ａと、を備え、第１配線８ａは、容量素子１９が埋め込まれた配線層のうち最下層の配線層の層間絶縁膜７ａに位置しており、接続コンタクト１３ａは、容量コンタクト１３ｃと同一層に設けられており、第１配線８ａと接続コンタクト１３ａは、デュアルダマシン構造を有している。 （もっと読む）

【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】不揮発性記憶装置の特性を向上させる。
【解決手段】第１の配線と第２の配線とに接続された記憶セルを備え、前記記憶セルは、複数の層を有し、前記複数の層は、第１の電極膜と第２の電極膜に挟まれ、炭素を含有する記憶層と、前記第１の電極膜と前記記憶層との間および前記第２の電極膜と前記記憶層との間の少なくともいずれかに設けられた、炭素を含有するバリア層と、を有し、前記バリア層は、前記記憶層よりも電気抵抗率が低いことを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】Ｄ−ＲＡＭのキャパシタを形成するシリンダのドライエッチ加工において、従来技術の製造方法ではアスペクト比が高いシリンダやコンタクトの形状がボーイング形状となり隣接するホール間ショートの問題やホール内に形成する電極成膜のカバレッジ異常などの問題が発生する。
【解決手段】本発明ではシリコン酸化膜４ａにコンタクトホールを形成する際にボーイングが発生する部分にＬｏｗ−ｋ膜の炭化シリコン酸化膜５を挿入して積層構造とし、ドライエッチでシリコン酸化膜４ａのエッチング速度に対し、炭化シリコン酸化膜５のエッチング速度が１／５〜１／１０と遅い条件にすることでボーイング形状の抑制を可能にした。 （もっと読む）

【課題】高耐圧ＭＩＳＦＥＴを含む半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を、酸化シリコン膜と窒化シリコン膜という異なる種類の膜から形成する。具体的に、高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を、酸化シリコン膜ＰＲＥＯＸ１と、この酸化シリコン膜ＰＲＥＯＸ１上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から形成している。 （もっと読む）

【課題】デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ^＋）を導入する。このアルゴン注入工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１はアモルファス化する。 （もっと読む）

【課題】メモリセル領域の配線容量を低減し、かつ、周辺回路領域の配線抵抗を低減した半導体装置とその製造方法の提供。
【解決手段】本発明の半導体装置の製造方法は、メモリセル領域に縦型ＭＯＳトランジスタを、周辺回路領域にプレーナ型ＭＯＳトランジスタを形成し、前記縦型ＭＯＳトランジスタ上に深孔型立体キャパシタ素子１０を形成する第１工程と、キャパシタ素子１０上にメモリセル領域全体を覆うようにキャパシタ上部電極層３１を形成し、前記メモリセル領域の上面の位置を、前記周辺回路領域の上面の位置よりも高く設定する第２工程と、前記周辺回路領域に第２コンタクトプラグ３５を形成する第３工程と、前記メモリセル領域のキャパシタ上部電極層３１上にセル部上部配線３８を形成し、前記周辺回路領域に第２コンタクトプラグ３５と接続し、セル部上部配線３８よりも鉛直方向の膜厚が厚い周辺部上部配線３９を形成する第４工程とを備える。 （もっと読む）

【課題】非オーミック性素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保し、安定な作動が可能な不揮発性半導体記憶装置を提供する。
【解決手段】下層電極配線１５を含む基板１１上に形成された層間絶縁層１６と、下層電極配線上の層間絶縁層に形成されたコンタクトホールと、下層電極配線１５上に形成された非オーミック性素子１７と、コンタクトホール中に埋め込まれ、非オーミック性素子１７上に形成された抵抗変化層２２と、抵抗変化層２２と接続し、層間絶縁層１６上に形成された上層電極配線２３とを備え、非オーミック性素子１７は、複数層の半導体層の積層構成、金属電極体層と半導体層との積層構成または金属電極体層と絶縁体層との積層構成のうちの半導体層又は絶縁体層を含む少なくとも１層はコンタクトホールより大きな形状を有し、コンタクトホール中に積層構成のその他の層が埋め込み形成されている。 （もっと読む）

【課題】実質的なリーク電流を生じることなく膜厚を減少させることができる高品質で均一な酸化膜、窒化膜あるいは酸窒化膜の形成方法を提供する。
【解決手段】基板上に絶縁膜を形成する工程と、前記絶縁膜をＫｒあるいはＡｒを不活性ガスとしたプラズマに伴い生成された原子状酸素Ｏ*あるいは原子状窒化水素ＮＨ*に曝し、膜質を改変する工程とよりなる絶縁膜の形成方法を提供する。 （もっと読む）

【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、ＭＩＳＦＥＴのゲート電極Ｇ１を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から構成するＭＩＰＳ電極を前提とする。そして、このＭＩＰＳ電極から構成されるゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。 （もっと読む）

【課題】１容量素子当たりの面積を、微細加工に問題を起こすことなく縮小できるようにする容量素子を有するメモリーのような半導体装置を提供する。
【解決手段】酸素バリア膜１６、層間絶縁膜１７（酸化シリコン膜）上に、薄いエッチングストッパー膜１８（窒化シリコン膜）、層間絶縁膜１９（酸化シリコン膜）を形成し、酸素バリア膜１６の直上にそれより大きい開口部をドライエッチングにより形成する。その後、強誘電体材料を容量絶縁膜とする容量素子の下部電極２１を開口部２０上を含むように形成する。開口部２０を形成するための層間絶縁膜１９のエッチングはエッチングストッパー膜１８で容易に停止できるので、下地層間絶縁膜１７がエッチングされない。こうして酸素バリア膜１６を縮小し、容量素子占有面積を小さくできる。 （もっと読む）

【課題】メモリ機能等を有する機能膜の水による劣化を防止すること。
【解決手段】成膜装置内で、機能膜が形成された基板上に、上記機能膜を覆うように、絶縁膜を形成する絶縁膜形成工程と、形成した上記絶縁膜の表面をプラズマに曝すプラズマ処理工程とを繰り返すこと。 （もっと読む）

【課題】製造工程による抵抗変化層の特性劣化を改善する抵抗変化層を用いた不揮発性記憶装置を提供する。
【解決手段】基板１１上に形成された下層配線１５と、下層配線１５上の少なくとも一部に形成された抵抗変化層１６と、下層配線１５と抵抗変化層１６とを含む基板１１上に形成された層間絶縁層１７と、層間絶縁層１７を貫通して抵抗変化層１６に接続するように形成されたコンタクトホール２６と、抵抗変化層１６に接続し、コンタクトホール２６内に形成された埋め込み電極１９と、層間絶縁層１７上に埋め込み電極１９と接続し、下層配線１５に対して交差する上層配線２０とを備え、抵抗変化層１６は少なくとも酸素不足型の遷移金属酸化物を含み、かつコンタクトホール２６が接続する領域の抵抗変化層１６の表層部分がコンタクトホール２６と接続する領域以外の抵抗変化層１６の表層部分に比べて凹んだ形状になっている。 （もっと読む）

【課題】不揮発性記憶装置の信頼性を向上させる。
【解決手段】第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子を有した記憶セルと、前記記憶セル間に配置された素子分離層と、を備え、前記記憶セルの側面に、前記素子分離層よりも密度の高い、少なくとも一層の絶縁膜が配置していることを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】水素バリア膜の成膜時に生じるダストを効果的に除去することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板１０上に設けられたトランジスタＳＴと、トランジスタＳＴ上に形成された第１の層間絶縁膜ＩＬＤ１と、第１の層間絶縁膜ＩＬＤ１内に設けられ、トランジスタＳＴの拡散層ＤＬ１に接続された下部コンタクトプラグＣＰ１と、下部コンタクトプラグＣＰ１および第１の層間絶縁膜ＩＬＤ１上に形成された下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥを含む強誘電体キャパシタＦＣと、強誘電体キャパシタＦＣの周辺に設けられた第２の層間絶縁膜ＩＬＤ２と、強誘電体キャパシタＦＣの側面と第２の層間絶縁膜ＩＬＤ２との間に形成されたトレンチ５０の内部を充填し、強誘電体キャパシタＦＣの側面を被覆し、水素の透過を抑制する第１のバリア膜ＢＭ１とを備えている。 （もっと読む）