説明

Fターム[5F083KA17]の内容

半導体メモリ (164,393) | 配線(断面図中心) (3,852) | 他の配線層 (420)

Fターム[5F083KA17]の下位に属するFターム

Fターム[5F083KA17]に分類される特許

1 - 20 / 107


【課題】ホールの微細化を図りつつ、ホールとスリットとを一括形成する。
【解決手段】4層分のワード線WL4〜WL1が順次積層されるとともに、ワード線WL4〜WL1にそれぞれ隣接するように4層分のワード線WL5〜WL8が順次積層され、ワード線WL5〜WL8が柱状体MP1にて貫かれるとともに、ワード線WL1〜WL4が柱状体MP2にて貫かれることで、NANDストリングNSが構成され、ワード線WL1〜WL8およびセレクトゲート電極SGD、SGSはロウ方向に沿って幅が周期的に変化されている。 (もっと読む)


【課題】ビット当たりの単価を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第1方向に沿う第1部分(11a)と第2方向に沿いかつ第1部分と接続された第2部分(11b)とを有し、第2部分において半導体材料を含み、第1方向および第2方向からなる第1平面と交わる方向に沿って離れて並ぶ少なくとも2つの第1配線(11)を含む。可変抵抗膜(15)は、第1配線の第2部分に接続された第1面を有し、相違する抵抗値を示す複数の状態を取り得る。第2配線(12)は、可変抵抗膜の第1面と対向する第2面と接続されている。制御線(13)は、第1平面と交わる方向に沿い、少なくとも2つの第1配線の第2部分の半導体材料を含む部分と絶縁膜を介して接し、第1配線の第2部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。 (もっと読む)


【課題】素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法(FS方式)を採用しつつ、補助ゲートに給電するための新たな専用の配線を設けることによるチップの縮小化の弊害を解消する半導体装置を提供する。
【解決手段】半導体基板2に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置1であって、半導体基板2に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲート28aが、半導体基板2と電気的に接続されている。 (もっと読む)


【課題】補助電極構造を備えた立体型DRAMの提供。
【解決手段】本補助電極構造を備えた立体型DRAMは、基板(10)、該基板(10)上に形成された少なくとも一つのビット線(11)、該ビット線(11)上の成長領域(111)に形成された柱状体(20)、補助電極(40)、該基板(10)に平行で且つ該ビット線(11)に垂直なワード線(60)、該柱状体(20)に接続されたコンデンサ(70)を包含し、該ビット線(11)は該基板(10)にドーパントをドープし並びに拡散を実行して形成され、該補助電極(40)は該ビット線(11)の間隔領域(112)に設置され、並びに該柱状体(20)に隣接し、該ワード線(60)は該補助電極(40)と絶縁されて設置され、並びに該ビット線(11)と組み合わされて該コンデンサ(70)に電子データを入出力する。本発明は該補助電極(40)の設置により、該ビット線(11)の抵抗を制御できるようにすることで、該ビット線(11)の導電能力を向上する。 (もっと読む)


【課題】占有面積の小さな直線状の電気ヒューズを有する半導体装置を提供する。
【解決手段】複数の突出部10fは、電気ヒューズ部10aの中央位置からずれた位置、より具体的には、ビア10dに近くかつビア10eから遠い位置に設けられている。また、複数の突出部20fは、電気ヒューズ部20aの中央位置からずれた位置、より具体的には、ビア20dから遠くかつビア20eに近い位置に設けられている。つまり、突出部10fおよび突出部20fは、ジグザグ状に配置されている。 (もっと読む)


【課題】パターンの微細化、特に、SRAMのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、28nmテクノロジノードにおいては、ArFによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にHigh−k絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるhigh−kゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第1のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第1のレジスト膜を除去した後、第2のレジスト膜を用いて、ライン&スペースパターンのエッチングを実行するものである。 (もっと読む)


【課題】電荷の蓄積を制御することによりメモリセルを消去するフラッシュEEPROMの消去方法を提供する。
【解決手段】フラッシュメモリの消去方法は、F/Nトンネリング期間において、ウェル電極と第二半導体領域に対し正極性の第一電圧バイアスを印加し、且つコントロールゲート電極に対し負極性の第二電圧バイアスを印加するステップと、F/Nトンネリング期間のあとのトラップ減少期間において、ウェル電極と第二半導体領域に対し正極性の第三電圧バイアスを印加し、且つコントロールゲート電極に対し第一ゼロ電圧バイアスを印加するステップと、トラップ減少期間のあとのトラップアシストトンネリング期間において、コントロールゲート電極に対し負極性の第四電圧バイアスを印加し、且つウェル電極と第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、を有する。 (もっと読む)


【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、配線層M1、M2と、複数のデータ入出力端子と、N本のデータ線(DU、DL)を含むデータバスとを備え、N本のデータ線は所定の配線長の長短に応じた2種類のデータ線群を含む。配線層M1、M2にはデータ線(DL、DU)の各々に隣接する複数のシールド線(Sa、Sb、Sc)が配置され、各データ線(DL、DU)は、配線層M1、M2の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線(DL、DU)の間のカップリング容量を抑え、データバスのクロストークを防止することができる。 (もっと読む)


【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するNMOSトランジスタとPMOSトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 (もっと読む)


【課題】半導体素子を有する構造体を複数積層して形成される半導体装置において、上層の構造体を形成する工程で用いられるレーザーによって、下層の構造体に熱負荷が生じることを防ぐ技術を提供する。
【解決手段】積層された複数のメモリマトリクスにより構成される相変化メモリにおいて、下層のメモリマトリクスと、下層のメモリマトリクス上に形成された上層のメモリマトリクスとの間に金属膜19を配置する。これにより、上層のメモリマトリクスを形成する際に用いられるレーザーを金属膜19により反射させることで、レーザーが金属膜19を透過することを防ぎ、下層のメモリマトリクス内の相変化材料層16などが直接レーザーによって加熱されることを防ぐ。 (もっと読む)


【課題】3次元的に形成したトランジスタやサイリスタのリーク電流を低減する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板10の主面に対してほぼ垂直に形成されたシリコンピラー12と、シリコンピラー12の下部及び上部にそれぞれ設けられた第1及び第2の不純物拡散層14,16と、シリコンピラー12を水平方向に貫いて設けられたゲート電極18と、ゲート電極18とシリコンピラー12との間に設けられたゲート絶縁膜20と、シリコンピラー12に隣接して設けられたバックゲート電極48と、バックゲート電極48とシリコンピラー12との間に設けられたバックゲート絶縁膜46とを備える。 (もっと読む)


【課題】強誘電体膜の膜質を均一化するチェインFeRAM型半導体記憶装置を提供する。
【解決手段】半導体記憶装置80は、同一素子形成領域に隣接配置される、一対のソース/ドレイン層5を有するメモリトランジスタTR1及びTR2と、メモリトランジスタのソース/ドレイン層5の他方とメモリトランジスタTR2のソース/ドレイン層5の一方に、ビア及びバリアメタル膜13を介して接続される強誘電体キャパシタCAP1及びCAP2とを有する。強誘電体キャパシタCAP1及びCAP2は、バリアメタル膜13上に設けられ、四角錐台形状の下部電極14と、下部電極14を覆うように設けられる強誘電体膜15とを共有し、強誘電体キャパシタCAP1は、強誘電体膜15上に設けられる第1の上部電極16aを有し、強誘電体キャパシタCAP2は、強誘電体膜15上に設けられ、第1の上部電極16aと離間して配置される第2の上部電極16bを有する。 (もっと読む)


【課題】積層された複数の半導体チップ間で貫通電極切替情報を共有する。
【解決手段】複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、複数の半導体チップに含まれる第1の半導体チップIFは、複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報SWを保持し、複数の半導体チップに含まれる第2の半導体チップCC0〜CC7に貫通電極切替情報SWを転送する。本発明によれば、貫通電極切替情報SWが第1の半導体チップIFから第2の半導体チップCC0〜CC7に転送されることから、第2の半導体チップには貫通電極切替情報SWを不揮発的に記憶する回路を設ける必要がない。これにより、第2の半導体チップのチップ面積を縮小することが可能となる。 (もっと読む)


【課題】基板の内部であって、活性領域と素子分離領域との境界領域にコンタクトホールが形成された場合に、基板に流れるリーク電流を抑制できるようにする。
【解決手段】半導体基板10の上部に形成された素子分離領域10a及び活性領域10bと、半導体基板10の上に形成された絶縁膜12と、絶縁膜12に少なくとも活性領域10bを露出するように形成され、且つ、素子分離領域10aにおける活性領域10bとの境界領域を含む領域に形成されたコンタクトホール13と、コンタクトホール13における、活性領域10bの上に位置する第1の底面の上に形成された第1のバリアメタル膜14と、コンタクトホール13における、最下端に位置する第2の底面と第1の底面とをつなぐ壁面上に形成された第2のバリアメタル膜17とを備える。第2のバリアメタル膜17は、第1のバリアメタル膜14よりも比抵抗が高いことを特徴とする。 (もっと読む)


【課題】集積度が高まった場合においても、読み出し電流の低下を抑制する3次元構造の半導体記憶装置を提供する。
【解決手段】メモリストリングMSの各々は、2本の柱状部CLmn、及びそれらの下端を連結する連結部JPmnを有するボディ半導体層SCmnを有する。ビット線BL、ソース線SLは、カラム方向を長手方向として交互に形成され、連結部JPmnは、カラム方向を長手方向として形成される。メモリストリングMSは、基板上においてジグザグ状に形成され、1本の柱状部CLmnに沿って形成される4個のメモリトランジスタMTrに接続されるワード線WLを共有する。 (もっと読む)


【課題】階段部に欠陥を生じさせることなく歩留まりを向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリ領域AR1及び周辺領域AR2に亘って積層されたワード線導電層41a〜41dと、メモリ領域AR1にてワード線導電層41a〜41dに取り囲まれ、基板に対して垂直方向に延びる柱状部45Aを含むU字状半導体層45と、柱状部45Aの側面とワード線導電層41a〜41dとの間に形成されたメモリゲート絶縁層44とを備える。ワード線導電層41a〜41dは、メモリ領域AR1にてカラム方向に第1ピッチP1をもって配列されて、ロウ方向を長手方向とするストライプ状に形成された溝T1B、周辺領域AR2にてカラムに第2ピッチP2をもって配列されて、ロウ方向を長手方向とするストライプ状に形成された溝T2を備える。 (もっと読む)


【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングMSは、基板上に積層方向に延びる柱状部45Aを含むU字状半導体層45と、柱状部45Aを取り囲むように形成された電荷蓄積層44bと、電荷蓄積層44bを取り囲むように積層されたワード線導電層41a〜41dとを備える。ドレイン側選択トランジスタSDTrは、柱状部45Aの上面に接して積層方向に延びるドレイン側柱状半導体層57と、ドレイン側柱状半導体層57を取り囲むように形成された電荷蓄積層55bと、電荷蓄積層55bを取り囲むように形成されたドレイン側導電層51とを備える。電荷蓄積層55bは、ドレイン側導電層51の下層からドレイン側導電層51の上端近傍まで形成され、且つその上端近傍よりも上層には形成されていない。 (もっと読む)


【課題】消去動作時のバックトンネリングを抑制し、これにより消去特性を向上し、信頼性が高い3次元積層構造の不揮発性半導体記憶装置を提供する。
【解決手段】第1方向に交互に積層された複数の電極膜WLと複数の電極間絶縁膜14とを有する積層構造体MLと、前記積層構造体を前記第1方向に貫通する第1半導体ピラーSPと、前記電極膜と前記第1半導体ピラーとの間に設けられた第1記憶層48と、前記記憶層と前記第1半導体ピラーとの間に設けられた第1内側絶縁膜42と、前記第1記憶層と前記電極膜との間に設けられた第1外側絶縁膜43と、前記第1外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第1外側絶縁膜よりも高い第1キャップ絶縁膜44と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。 (もっと読む)


【課題】動作信頼性を向上させる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】基板100上に形成された蓄積層105と蓄積層上に形成された制御ゲート電極107を備えた第1電極MTと、基板100上に形成された第2電極ST2及び第3電極ST2と、ゲート長方向に沿って対向する第2電極と第3電極ST2との側壁及び基板100上に形成された第2絶縁膜112と、第2、第3ゲート電極ST2間に埋設された第1絶縁膜113と、第2電極ST2及び第1電極MT間に埋設された第2絶縁膜109、110と、第1ゲート電極MT、第2ゲート電極ST2、第3ゲート電極ST2、及び第1、第2絶縁膜上113、112にそれぞれ形成され、且つ第1絶縁膜113における水素原子の拡散を防止する第3絶縁膜114とを具備する。 (もっと読む)


【課題】回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板11と、メモリ部MUと、半導体基板とメモリ部との間の回路部CUと、を備える。メモリ部は、半導体基板の主面11aに垂直な第1方向に交互に積層された複数の電極膜WLと複数の絶縁膜14とを有する積層構造体MLと、積層構造体を第1方向に貫通する半導体ピラーSPと、電極膜と半導体ピラーとの交差部に対応して設けられた記憶部43と、を有す。回路部は、それぞれ第1、第2導電型のソース/ドレイン領域を有する第1、第2トランジスタ51n、51pと、シリサイドを含む第1配線W1と、ソース/ドレイン領域と同じ導電型のポリシリコンからなるコンタクトプラグC1、C2と、を有す。 (もっと読む)


1 - 20 / 107