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Fターム[5F083KA19]の内容

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Fターム[5F083KA19]に分類される特許

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【課題】キャパシタとコンタクトパッド間のコンタクト抵抗の上昇を防ぎ、書き込み・読み出し不良を低減する、装置特性が優れた半導体装置を提供する。
【解決手段】タングステン膜8bを形成する工程と、タングステン膜8b上に窒化チタン膜からなる下部電極13を形成する工程と、酸化雰囲気下で窒化チタン膜に熱処理を行うことにより窒化チタン膜を酸化する工程と、下部電極13上に容量絶縁膜14を形成する工程と、容量絶縁膜14上に上部電極15を形成する工程と、を有する半導体装置の製造方法。 (もっと読む)


【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】1つのビット線BL_mに複数個のメモリブロックを接続させる。第n行のメモリブロックはサブビット線SBL_n_mと複数のメモリセルを有する。メモリセルはトランジスタと容量素子を直列に接続し、容量素子の電極の一をサブビット線SBL_n_mに接続する。さらに第n行のメモリブロックは書き込みトランジスタWTr_n_mと読み出しトランジスタRTr_n_mを有し、また、読み出しトランジスタRTr_n_mには相補型インバータ等の増幅回路AMP_n_mを接続する。サブビット線SBL_n_mの電位変動を増幅回路AMP_n_mで増幅する。サブビット線SBL_n_mの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路AMP_n_mでエラーなく増幅でき、ビット線BL_mに出力できる。 (もっと読む)


【課題】一定時間電力が供給されない状況でも記憶内容の保持が可能な半導体装置を提供すること。さらに、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させること。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料として、ワイドバンドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、トランジスタの下に設けた配線層と、酸化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素子を形成することで、トランジスタと容量素子の占有面積の低減を図る。 (もっと読む)


【課題】電源電圧の供給を停止しても、論理回路部間の接続関係、又は各論理回路部内の回路構成を維持できる半導体装置を提供する。また、論理回路部間の接続関係の変更、又は各論理回路部内の回路構成の変更を高速で行うことができる半導体装置を提供する。
【解決手段】再構成可能な回路において、回路構成や接続関係等のデータを記憶する半導体素子に酸化物半導体を用いる。特に、半導体素子のチャネル形成領域に、酸化物半導体が用いられている。 (もっと読む)


【課題】データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置を提供する。
【解決手段】複数のビット線を幾つかのグループに分割し、複数のワード線も幾つかのグループに分割する。そして、一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。さらに、複数のビット線は、複数のビット線駆動回路102a,102b,102cによってグループごとにその駆動が制御されるようにする。加えて、複数のビット線駆動回路102a,102b,102cと、ワード線駆動回路101とを含めた駆動回路上に、セルアレイ103a,103b,103cを形成する。駆動回路とセルアレイ103a,103b,103cが重なるように三次元化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さくすることができる。 (もっと読む)


【課題】酸素にさらされても絶縁膜を形成しない材料からメモリセルキャパシタプレートを製造するための形成方法を提供する。
【解決手段】メモリセルキャパシタプレートの形成方法は、犠牲層を堆積する工程と、その犠牲層内に開口部を形成する工程とを含む。続いて、酸素にさらされても相当の導電性を維持する導電性料を含む電極材料層702を、犠牲層の上面に堆積し、開口部の少なくとも一部を充填する。次に、電極材料層702の一部を少なくとも犠牲層の上面と同じ略同じ高さにまで除去することによりメモリセルキャパシタプレートの上面を画定し、その後、犠牲層を除去する。 (もっと読む)


【課題】低電圧および低電流動作時における繰り返し特性が向上した記憶素子および記憶装置を提供する。
【解決手段】下部電極10、記憶層20および上部電極30をこの順に積層した記憶素子1において、記憶層20は、2.8mΩcm以上1Ωcm未満の抵抗率を有するイオン源層21と、抵抗変化層22とを有する。これにより、低電圧または低電流パルスを印加した際の記録状態から消去状態への抵抗変化層の抵抗値の回復が改善され、繰り返し特性が向上する。 (もっと読む)


【課題】論理回路の動作特性に優れた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板1と、多層配線層と、第1能動素子3a、容量素子19および周辺回路を有する記憶回路200と、第2能動素子3bを有する論理回路100と、記憶回路領域200に形成されており、能動素子3aと容量素子19とを電気的に接続する容量コンタクト13cと、論理回路領域100に形成されており、能動素子3bと第1配線8aとを電気的に接続する接続コンタクト13aと、を備え、第1配線8aは、容量素子19が埋め込まれた配線層のうち最下層の配線層の層間絶縁膜7aに位置しており、接続コンタクト13aは、容量コンタクト13cと同一層に設けられており、第1配線8aと接続コンタクト13aは、デュアルダマシン構造を有している。 (もっと読む)


【課題】CMOSプロセスで、ダイナミック型半導体記憶装置を形成し、ロジックとの混載に適したダイナミック型半導体記憶装置を実現する。
【解決手段】メモリセル(MC)のワード線(WL)を形成する導電線(3)とメモリセルセルプレート電極(CP)を形成する導電線(5)とを、異なる配線層に形成する。対をなすビット線に並行してメモリセルを接続し、2つのメモリセルで1ビットのデータを記憶する。 (もっと読む)


【課題】半導体基板の欠陥を低減する。また、歩留まり高く欠陥の少ない半導体基板を作製する。また、歩留まり高く半導体装置を作製する。
【解決手段】支持基板に酸化絶縁層を介して半導体層を設け、該半導体層の端部における、支持基板及び酸化絶縁層の密着性を高めた後、半導体層の表面の絶縁層を除去し、半導体層にレーザ光を照射して、平坦化された半導体層を得る。半導体層の端部において、支持基板及び酸化絶縁層の密着性を高めるために、半導体層の表面から、レーザ光を照射する。 (もっと読む)


【課題】ストレージキャパシタ9のストレージ電極9aの電位が変動しても、プレート電位供給線10の電位変化を抑制することができる半導体装置を提供する。
【解決手段】それぞれがトランジスタ8とストレージキャパシタ9を有する複数のメモリセルを備え、複数のメモリセルの各ストレージキャパシタ9は、プレート電位供給線10に共通に接続されている半導体装置であって、プレート電位供給線10と電源電位供給線11との間に容量素子12を設けたことを特徴とする半導体装置を提供する。 (もっと読む)


【課題】シリンダ状下部電極の型材となる犠牲層間絶縁膜を除去する際に、倒壊を防止する梁が形成されることで、梁と下部電極の接続部でキャパシタのリーク電流が増加する。
【解決手段】梁となる層、例えばカーボン膜86を介装した犠牲層間絶縁膜24にシリンダホールを形成し、シリンダ孔内にキャパシタの下部電極51を形成し、続いて、犠牲層間絶縁膜24をウェットエッチングにて選択的に除去した後、カーボン膜86をドライ条件で選択的に除去する。 (もっと読む)


【課題】消費電力を低減することができるプレート方式の不揮発性記憶装置を提供する。
【解決手段】複数のメモリセルをそれぞれ有する複数のメモリマットと、メモリマット毎に設けられ、複数のメモリセルに電圧を与える複数のプレート電極と、複数のプレート電極に電圧を与える電源部と、電源部とプレート電極との間、及びプレート電極間にそれぞれ設けられた複数のスイッチを有するスイッチ回路と、スイッチ回路を制御して、電源部とプレート電極の間を非接続とすると共にプレート電極間を接続して、プレート電極間で電荷の充放電を行う制御部と、を備えた不揮発性記憶装置とした。 (もっと読む)


【課題】ロジック回路のコンタクト抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を最大限に高めることが実現される半導体装置の構造およびその製造方法を提供する。
【解決手段】半導体装置においては、ロジック回路を構成する配線を有する配線層の層数をMとし、メモリ回路を構成する配線を有する配線層の層数をNとしたとき(MおよびNは自然数であって、M>N)、(M−N)層あるいは(M−N+1)層の配線層にわたって、容量素子150が設けられている。 (もっと読む)


【課題】複数の強誘電体キャパシタによる凹凸形状の影響を受けてキャパシタを被覆する水素バリア膜の水素拡散阻止能力が劣化すること、および強誘電体キャパシタの分極特性がばらつくことを防止する半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板1上に形成された強誘電体キャパシタ19を被覆する層間絶縁膜20として、ペロブスカイト型金属酸化物絶縁体、ビスマス層状ペロブスカイト型酸化物強誘電体などのような金属酸化物を含む絶縁体からなる膜を用いる。このような膜はスピンコート法で形成できるので容易にその表面が平坦な膜が得られ、従ってその上に形成される水素バリア膜22の膜厚も一様となって水素拡散阻止能力が維持できる。また膜20は酸素が透過しやすい性質を有するので、酸素熱処理により強誘電体キャパシタ19における分極特性のばらつきも十分防止できる。 (もっと読む)


【課題】強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板101上に形成されたスイッチングトランジスタ301A,301Bと、拡散層121と、トランジスタ301上に形成された層間絶縁膜131と、下部電極211、強誘電体膜212、及び上部電極213を含む強誘電体キャパシタ201A,201Bと、上部電極213の上方に形成された配線層141と、上部電極213と配線層141とを電気的に導通させる第1のプラグTWと、拡散層121と配線層141とを電気的に導通させる第2のプラグV1A,V1Bと、下部電極211の側方に配置されており、下部電極211と拡散層121とを電気的に導通させる第3のプラグCSFとを備える。 (もっと読む)


【課題】ダイナミック放電読み出しでセンスタイミングのずれを是正する。
【解決手段】センスアンプ7Bは、メモリセル抵抗Rcellの一方の電極が接続されたビット線BLの放電電位を参照電位Vrと比較して情報を読み出す。セット容量スイッチ18S、リセット容量スイッチ18Rおよび追加容量Coffsetとその制御手段によって、センスノード(電位Vo)の負荷容量、または、センスノードと参照電位Vrを入力する参照ノードの負荷容量との両方を、メモリセル抵抗Rcellの読み出す情報の論理(通常読み出し、書き込みまたは消去のヴェリファイ読み出しの相違)に応じて変化させる。 (もっと読む)


【課題】高集積化を簡易に実現する、キャパシタを備える半導体装置を提供する。
【解決手段】半導体装置は、半導体基板10と、半導体基板10上に形成され、且つ、開口部OPを有する絶縁層20と、絶縁層20上に形成された第1キャパシタCAP1及び第2キャパシタCAP2と、を備える。絶縁層20の上面は、開口部OPの内壁面の少なくとも一部を含む第1上面と、第1上面と比較して半導体基板からより離れている第2上面と、を含む。第1キャパシタCAP1は、第1上面上に形成された第1下部電極51と、第1下部電極51上に誘電体膜60を介して形成された上部電極70と、を備える。第2キャパシタCAP2は、第2上面上に形成され第1下部電極51と電気的に分離された第2下部電極52と、第2下部電極52上に誘電体膜60を介して形成された上部電極70と、を備える。 (もっと読む)


【課題】製造工程の簡略化および製造時間短縮を目的とする、メモリセルと周辺回路を備える半導体装置と製造方法を提供する。
【解決手段】トランジスタ形成層30上に、内部に配線10bを備え、かつ、表面に容量パッド14a,14bを有する絶縁層32を形成する工程と、絶縁層32を層間絶縁膜16で覆い、層間絶縁膜16を貫通する第一のホール16aと、第一のホール16aよりも大きい直径を有する第二のホール16bおよび第三のホール16cを、それぞれメモリセル部と周辺回路部に同時に形成する工程と、各ホール内を覆う下部電極18と容量絶縁膜19と上部電極20と容量サポート21を形成することにより第一のホール16aを充填するとともに、第二のホール16bと第三のホール16c内側に空洞を形成する工程と、空洞内に、配線10bと容量パッド14bにそれぞれ接続するコンタクト16d,16eを形成する工程と、を具備している。 (もっと読む)


【課題】金属酸化膜と下部電極との間に発生する剥がれを防止して、キャパシタのリーク電流を低減する。電気特性に優れ、信頼性の高い半導体装置を提供する。
【解決手段】順に設けられた、下部電極と、密着層と、容量絶縁膜と、上部電極とを有するキャパシタを備えた半導体装置。容量絶縁膜は、第1の金属酸化膜が密着層に接するように、第1の金属酸化膜と第2の金属酸化膜を交互に積層した構造を備える。密着層は、膜厚が0.3nm以上で下部電極の構成元素の少なくとも一部を含有する酸化膜である。 (もっと読む)


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