相変化材料を使ってアナログメモリを形成することができる。相変化材料は複数の抵抗状態のうちの一つをとり、それが保存すべき特定のアナログ特性を定義する。
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非揮発性半導体メモリシステム（又は他のタイプのメモリシステム）において、メモリセルは、その閾電圧を変更することによってプログラミングされる。システム内の様々なメモリセルに対するプログラミングのタイミングが異なることが原因で、いくつかのメモリセルは、オーバー・プログラミングされてしまう可能性がある。即ち、例えば、セルの閾電圧が、目的とされた値、又は、目的とされた範囲から外れてしまう可能性がある。本発明は、セルに対するプログラミングが原因で、それに隣接する行のメモリセルがオーバー・プログラミングされたか否かを判断することを含んでいる。

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集積回路デバイスにおいて２つのノードを選択的に相互接続するための回路は、複数のワード線及び複数のビット線を有するメモリアレイを含む。リフレッシュトランジスタは複数のビット線のうち一本に接続されたソース、ダイナミックランダムアクセスメモリワード線に接続された制御ゲート、及びドレインを有する。スイッチトランジスタはリフレッシュトランジスタのドレインに接続されたゲート、一番目のノードに接続されたソース、及び二番目のノードに接続されたドレインを有する。アドレスデコーダはワード線とダイナミックランダムアクセスメモリワード線に周期信号を供給する。
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不揮発性メモリ（３０）はナノクリスタルメモリセル（５０、５１、５３）を備える。メモリセルトランジスタ（５０、５１、５３）のプログラム及び消去閾値電圧は、プログラム／消去動作の回数の関数として上昇する。読み出し動作の間、基準トランジスタ（４６）がセル電流と比較するための基準電流を供給する。基準トランジスタ（４６）がナノクリスタルを含まないことを除いて、基準トランジスタ（４６）は、メモリセルトランジスタ（５０、５１、５３）を製造する際に用いるのと同様のプロセスで製造される。同様のプロセスを用いて基準トランジスタ（４６）及びメモリセルトランジスタ（５０、５１、５３）双方を製造することにより、基準トランジスタ（４６）の閾値電圧は、メモリセルトランジスタ（５０、５１、５３）の閾値電圧のずれに追従する。基準トランジスタ（４６）のゲートにバイアスをかけるために、読み出し制御回路（４２）が設けられている。読み出し制御回路（４２）は、基準トランジスタ（４６）のドレイン電流を検知し、基準電流をセル電流に対して実質的に一定値に維持するように、ゲートバイアス電圧を調節する。
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不揮発性メモリデバイス（１００）は、基板（１１０）、絶縁層（１２０）、フィン（２１０）、複数の誘電層（３１０〜３３０）及び制御ゲート（５１０／５２０）を備える。絶縁層（１２０）は、基板（１１０）上に形成され、フィン（２１０）は、絶縁層（１２０）上に形成される。誘電層（３１０〜３３０）は、このフィン（２１０）を覆うように形成され、制御ゲート（５１０／５２０）は、誘電層（３１０〜３３０）上に形成される。誘電層（３１０〜３３０）は、メモリデバイス（１００）の電荷格納構造として機能する酸化物−窒化物−酸化物層を備える。
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【課題】 半導体メモリにおいて、外部電源電圧が低下しても、半導体メモリ内部では、高速動作を可能にすると共に、小型化をも可能にする昇圧電位発生回路を提供する。
【解決手段】 容量ＭＯＳトランジスタとトランスファＭＯＳトランジスタとを備え、メモリセルを含むＤＲＡＭに使用される昇圧電位発生回路において、容量ＭＯＳトランジスタのゲート絶縁膜を、メモリセルを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄い膜厚にすることにより、小面積で大容量の昇圧電位発生回路を実現する。この場合、トランスファＭＯＳトランジスタのゲート絶縁膜の厚さを容量ＭＯＳトランジスタのゲート絶縁膜の厚さを同等以上に厚くすることが好ましい。 （もっと読む）

【課題】 多ビットのデータを入出力可能であって、動作速度の遅延や消費電力の増大を抑えたＤＲＡＭを提供する。
【解決手段】 このＤＲＡＭでは、多数のグローバル入出力線対ＧＩＯがサブワードドライバ領域２４間のメモリセルアレイ上を走る。ローカル入出力線対ＬＩＯはメモリサブブロック２６ごとに複数に分割される。グローバル入出力線対ＧＩＯとローカル入出力線対ＬＩＯを接続するスイッチング素子３０はセンスアンプ領域２２上に分散して配置される。１つのローカル入出力線対ＬＩＯには複数のビット線対が共通に接続される。 （もっと読む）

【課題】ＮＡＮＤセル型ＥＥＰＲＯＭのデータ消去後に、ビット線コンタクト部とセルＰウエルとの接合の順方向電流によるラッチアップを防止する。
【解決手段】ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、浮遊ゲートおよび制御ゲートを有する不揮発性のメモリセルを少なくとも１つ含むメモリセルユニットと、メモリセルユニットが形成されるメモリセルウエルCPWELL、CNWELLと、メモリセルユニットの一端に接続された第１の信号線ＢＬi と、メモリセルユニットの他端に接続された第２の信号線CELSRCと、メモリセルの記憶データを消去する際、メモリセルウエルに消去電圧を所定期間印加して消去動作を行わせた後、第１の信号線および第２の信号線をフローティング状態にして、メモリセルウエルの消去電圧を放電させるように制御する制御回路を具備する。 （もっと読む）