【課題】シリンダ型下部電極の剥がれ落ちを防止する、半導体装置の製造方法を提供する。
【解決手段】複数の第１の開口を有するコア絶縁膜を半導体基板上に形成し、複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、少なくとも複数の下部電極間のコア絶縁膜の上面を覆うサポート膜を形成し、サポート膜を用いて少なくとも複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、マスク膜を形成した後、複数の下部電極間の一部にコア絶縁膜が残るように、コア絶縁膜に対して等方性エッチングを行うものである。 （もっと読む）

【課題】 複数のチップを実装した場合において、複数のチップ間で通信する通信線を設けることなく、ピーク電流を抑制可能な半導体記憶システムを提供する。
【解決手段】 半導体記憶システムによれば、電源配線81は、第１の半導体記憶装置71aと第２の半導体記憶装置71bに共通接続され、第１、第２の半導体記憶装置に電源を供給する。電圧検知回路74a,74b,74cは、第１、第２の半導体記憶装置のそれぞれに設けられ、電源配線の電源電圧を検知する。制御回路7は、第１、第２の半導体記憶装置のそれぞれに設けられ、電圧検知回路により電源電圧の低下が検知された場合、電源電圧が復帰するまで、第１、又は第２の半導体記憶装置の動作を、次の動作に遷移させない。 （もっと読む）

【課題】補償容量素子を構成する複数のクラウン型下部電極を備えた容量ブロック間を上部電極で直列接続する際、容量ブロック間に空洞が形成されることを防止する。
【解決手段】２つの隣接する、異なる共通パッド電極（２２ｃ、２２ｄ）上に形成された容量ブロック（第１ブロック及び第２ブロック）が、上部電極３６ｃで電気的に直列に接続され、上部電極３６ｃで直列接続される２つの隣接する容量ブロック間の間隔Ｄ１を、それぞれの容量ブロックの最外周で対向する下部電極間の距離として、２つのブロック間に埋設される上部電極膜の膜厚の２倍以下とする。 （もっと読む）

【課題】メモリブロック内で選択的に消去動作を実行することが可能な積層型の不揮発性半導体記憶装置を提供する。
【解決手段】メモリブロック中の少なくとも１つのサブブロックを選択的に消去する消去動作を実行する際、選択された第１のサブブロックにおいては、ビット線及びソース線に第１電圧を印加する一方、ワード線には第１電圧よりも小さい第２電圧を印加する。ドレイン側選択ゲート線、及びソース側選択ゲート線には、第１電圧よりも所定の値だけ低い第３電圧を印加する。非選択とされた第２のサブブロックにおいては、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第１電圧と略同一の第４電圧を印加する。 （もっと読む）

【課題】複数のメモリチップが積層された半導体装置においてリードライトバスの本数及び配線長を削減する。
【解決手段】積層された複数のメモリチップＣＣ０〜ＣＣ７を備え、各メモリチップは複数のメモリバンクＢａｎｋ０〜Ｂａｎｋ７と、各メモリバンクにそれぞれ割り当てられた複数のリードライトバスＲＷＢＳ０〜ＲＷＢＳ７と、リードライトバスにそれぞれ割り当てられ当該メモリチップを貫通して設けられた複数の貫通電極ＴＳＶ１とを備える。積層方向から見て互いに同じ位置に設けられた貫通電極ＴＳＶ１はチップ間において共通接続される。メモリチップのそれぞれは、アクセスが要求されたことに応答して積層方向から見て互いに異なる位置に設けられたメモリバンクを同時に活性化し、これにより、平面位置の異なる貫通電極ＴＳＶ１を介してデータの入出力を同時に行う。 （もっと読む）

【課題】センスアンプのセンスマージンを拡大する。
【解決手段】２つの素子分離領域３に隣接して各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂをそれぞれ配置し、各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂよりも素子分離領域３ａ，３ｂから離れた位置にクロスカップルされた２つの一対のセンストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂをそれぞれ配置する。これにより、センストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂと夫々対応する素子分離領域３ａ，３ｂと間に一定以上の距離が確保されることから、素子分離領域３ａ，３ｂからの距離によってトランジスタのしきい値が変化する現象の影響が低減され、その結果、夫々クロスカップルされた一対のトランジスタの特性を正確に一致させることが可能となる。 （もっと読む）

【課題】ボンディングワイヤのループインダクタンスを低減した半導体パッケージを提供する。
【解決手段】所定の方向に交互に配置された信号用パッドおよび補助パッドのそれぞれが複数設けられた半導体装置と、信号用ボンドフィンガー、電源電圧用ボンドフィンガーおよび接地電位用ボンドフィンガーのそれぞれが複数設けられたパッケージ基板と、を有する。複数の信号用パッドのそれぞれが複数の信号用ボンドフィンガーのそれぞれと第１のワイヤを介して接続され、複数の電源電圧用ボンドフィンガーおよび複数の接地電位用ボンドフィンガーのそれぞれが複数の補助パッドのそれぞれと第２のワイヤを介して接続されている。第１のワイヤが、電源電圧用ボンドフィンガーに接続された第２のワイヤと接地電位用ボンドフィンガーに接続された第２のワイヤとの間に配置されている。 （もっと読む）

【課題】 半導体装置のレイアウト面積を大きくすることなく、内部電源回路の電流供給能力の向上を可能にする。
【解決手段】 半導体装置は、主領域１２と、第１の方向に沿って主領域に形成された複数の第１の電源配線１５と、第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って主領域に形成された複数の第２の電源配線１６と、第１の方向に関して主領域の一方の側に隣接する第１の隣接領域１３に設けられ、第１の電源配線の一端にそれぞれ接続された第１の内部電源回路１７と、第２の方向に関して主領域の一方の側に隣接する第２の隣接領域１４に設けられ、複数の第２の電源配線のうち最も第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路１８と、を備える。 （もっと読む）

【課題】複数のランクに分類された積層型の半導体装置において、異なるランクに対して連続アクセスされた場合のデータの衝突を防止する。
【解決手段】ライトデータを伝送する貫通電極ＴＳＶＷとリードデータを伝送する貫通電極ＴＳＶＲとをそれぞれ有する互いに積層された複数のコアチップＣＣ０〜ＣＣ７と、これらコアチップＣＣ０〜ＣＣ７に共通接続されたインターフェースチップＩＦとを備える。インターフェースチップＩＦは、データ入出力端子１６と、データ入出力端子と貫通電極ＴＳＶＷとの間に設けられた５２入力バッファと、データ入出力端子１６と貫通電極ＴＳＶＲの間に設けられた出力バッファ５１とを有する。本発明によれば、ライトデータとリードデータを互いに異なる貫通電極を介して伝送していることから、異なるランクに対して連続アクセスされた場合であってもデータの衝突が生じない。 （もっと読む）

【課題】積層型の半導体装置においてインターフェースチップからコアチップへのクロック信号の供給を不要とする。
【解決手段】外部から供給されるコマンド信号ＣＭＤ及びクロック信号ＣＫを受けて、各々がクロック信号ＣＫに同期し、且つ、互いにタイミングが異なる複数のリード制御信号Ｒ１，Ｒ２を出力するリードタイミング制御回路１００を有するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、コマンド信号ＣＭＤが示す動作をリード制御信号Ｒ１，Ｒ２に同期してそれぞれ実行する複数の内部回路を有するコアチップＣＣ０〜ＣＣ７とを備える。本発明によれば、コアチップに内でのレイテンシ制御が不要となることから、コアチップにクロック信号を供給する必要がなくなる。 （もっと読む）

【課題】 最上の動作条件を設定し、それによって半導体メモリ装置を動作させることで半導体メモリ装置の動作特性を向上させることができる不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】 ビットラインBLとソースラインSLとの間に連結されるチャンネル層SCを有するメモリストリングMSを含むメモリブロックと、チャンネル層SCにホットホールｈを供給し、メモリストリングMSに含まれたメモリセルＣの消去動作を行うように構成された動作回路グループと、チャンネル層SCにホットホールｈが目標量以上に供給されれば、ブロック消去イネーブル信号BERASE_ENを出力するように構成された消去動作決定回路460と、ブロック消去イネーブル信号BERASE_ENに応答して動作回路グループが消去動作を行う時点を制御するように構成された制御回路450と、を含む。 （もっと読む）

【課題】ビット線間の寄生容量による影響を低減することにより、高精度のデータの読出しを可能にする半導体メモリを提供する。
【解決手段】１つの主ビット線に互いに異なるタイミングでオン駆動するセレクタ素子及び当該セレクタ素子のそれぞれに接続された副ビット線を介して当該副ビット線のそれぞれにメモリセルが接続され、当該主ビット線に並置されるとともに固定電位に接続された固定電位線が設けられていること。 （もっと読む）

【課題】消去状態におけるセル電流の値の変動を抑制可能な不揮発性半導体記憶装置の提供。
【解決手段】基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域１１１と、前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域１２１と、前記第１の方向に延びるよう形成された複数のビット線１３１とを備え、前記複数のビット線の同じ側の端部に電気的に接続されたセンスアンプ回路１４１と、前記素子領域上に、前記素子領域と前記ビット線とを電気的に接続するよう形成された複数のビット線コンタクトＣＢとを備える。前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎ≧２）を含み、第Ｋの領域（２≦Ｋ≦Ｎ）は、第Ｋ−１の領域よりも前記センスアンプ回路から遠い位置に位置し、前記第Ｋの領域内の前記ビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記ビット線コンタクトのコンタクト抵抗よりも低い。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、書き込みワード線に電気的に接続する容量素子またはノイズ除去回路を設けることで、駆動回路等からメモリセルに入力されうる制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセルが有するトランジスタが瞬間的にオンすることでメモリセルに書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。 （もっと読む）

【課題】不揮発性メモリー装置の製造方法であって、特に半導体パターン厚さの均一性が向上される３次元半導体装置の製造方法、及び当該製造方法によって製造された３次元半導体装置を提供する。
【解決手段】この製造方法は、基板１０の上に複数の第１の膜（鋳型膜）１２０及び複数の第２の膜（犠牲膜）が交互に積層された積層膜構造体を形成する段階、積層膜構造体を貫通する開口部、及び開口部周囲にアンダーカット領域を形成する段階、アンダーカット領域に局所的に配置される絶縁スペーサー１５５を形成する段階、絶縁スペーサー１５５が形成された開口部内に半導体パターン１６５を形成する段階を含む。 （もっと読む）

【課題】 ２６０℃付近の高温下でのデータ保持特性に優れた不揮発性半導体記憶装置を提供する。
【解決手段】 第１電極２と、第２電極３と、両電極の間に介装された金属酸化物からなる可変抵抗体４を備え、第１電極２が可変抵抗体４とオーミック接合を形成する導電性材料で形成され、第２電極３が可変抵抗体４と非オーミック接合を形成する導電性材料で形成され、両電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイを備えた不揮発性半導体記憶装置において、メモリセルアレイがユーザデータの格納用として使用される前の使用前状態において、メモリセルアレイ内の全てのメモリセルの可変抵抗素子を、２以上の異なる抵抗状態の内の最も高抵抗の抵抗状態に高抵抗化する。 （もっと読む）

【課題】 １００μＡ程度の小さな書き込み電流で書き換えが可能な可変抵抗素子を実現し、駆動回路のトランジスタの小型化が可能な不揮発性半導体記憶装置を実現する。
【解決手段】
フォーミング処理時において可変抵抗素子に流れる電流量が、セット（低抵抗化）時に可変抵抗素子に流れる電流の最大値よりも小さくなるように、可変抵抗素子と直列に接続する選択トランジスタのバイアス条件を設定する。具体的には、不揮発性半導体記憶装置２において、制御回路２２が、フォーミング処理中の可変抵抗素子Ｒに流れる電流量の制限値Ｉｆｏｒｍが、少なくともセット時に可変抵抗素子Ｒに流れるべき最大電流量Ｉｓｅｔ以下となるように、フォーミング処理対象のメモリセルに印加すべきワード線電圧およびビット線電圧を設定し、当該電圧がメモリセルに印加されるように、電圧発生回路２３、ワード線デコーダ２４、及び、ビット線デコーダ２５を制御する。 （もっと読む）

【課題】認証データ生成用の専用回路が不要で、ＳＲＡＭのメモリセル構造をそのまま用いて、複製不可能な固有の識別情報を半導体メモリに予め搭載でき、セキュリティの向上を図れるＩＤチップおよびその生成方法を提供する。
【解決手段】本ＩＤチップは、メモリセルアレイを構成する個々のメモリセルの閾値電圧のバラツキにより、メモリセルアレイに生成されたランダムなデータを固有の識別情報として用いた構成とされる。このメモリセルは、“０” または“１”の初期データが書き込まれた後に、両ビット線を同時に“Ｌｏｗ”または“Ｈｉｇｈ”としてデータを生成する。そして、生成されたデータを用いて同一チップか否かを判別する。チップの判別は、メモリセルアレイのデータのハミング距離を測定し、ハミング距離が所定閾値以内の場合に同一チップと判別する。 （もっと読む）

【課題】 チップ面積を増加することなく、フューズセルを実現する。
【解決手段】 実施形態による半導体記憶装置は、第１セルアレイ１０−１内に配置された第１参照セルＲＣと、第１セルアレイ１０−１内に配置され、第１参照セルＲＣが配置されたロウ又はカラムと同一のロウ又はカラムに並べられた複数の第１フューズセルＦＣと、を具備する。 （もっと読む）

【課題】データリテンションの特性を向上しつつ消去動作や書き込み動作に要する時間を短縮する。
【解決手段】
不揮発性半導体記憶装置は、第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイを備える。制御回路は、複数のメモリセルに対して印加する電圧を制御する。制御回路は、複数のメモリセルに対し消去動作を実行する場合に、第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルを除いた第１書き込み領域のメモリセルに第１閾値電圧を与える一方、第２書き込み領域のメモリセル及び第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルに第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御する。 （もっと読む）