【課題】安定した動作を実行可能な不揮発性半導体記憶装置法を提供する。
【解決手段】メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなる。ワード線は、メモリトランジスタのゲートに接続されている。スペアワード線は、スペアメモリトランジスタのゲートに接続されている。メモリストリングは、第１半導体層、電荷蓄積層、複数の第１導電層、及び第２導電層を備える。第１半導体層は、基板に対して垂直方向に延びる第１半導体層を含む。電荷蓄積層は、第１半導体層の側面を取り囲む。複数の第１導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲みワード線として機能する。第２導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲み、スペアワード線として機能する。制御回路は、ワード線に代えてスペアワード線を駆動可能である。 （もっと読む）

【課題】 チップ面積を増加することなく、フューズセルを実現する。
【解決手段】 実施形態による半導体記憶装置は、第１セルアレイ１０−１内に配置された第１参照セルＲＣと、第１セルアレイ１０−１内に配置され、第１参照セルＲＣが配置されたロウ又はカラムと同一のロウ又はカラムに並べられた複数の第１フューズセルＦＣと、を具備する。 （もっと読む）

【課題】データリテンションの特性を向上しつつ消去動作や書き込み動作に要する時間を短縮する。
【解決手段】
不揮発性半導体記憶装置は、第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイを備える。制御回路は、複数のメモリセルに対して印加する電圧を制御する。制御回路は、複数のメモリセルに対し消去動作を実行する場合に、第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルを除いた第１書き込み領域のメモリセルに第１閾値電圧を与える一方、第２書き込み領域のメモリセル及び第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルに第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御する。 （もっと読む）

【課題】選択メモリセルに与えられる影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイと制御部とを備える。制御部は、選択メモリセルに書き込みパルス電圧を印加するとともに、非選択メモリセルに中間電圧を印加する書き込み動作、書き込みベリファイ動作、及び書き込みパルス電圧を上昇させるステップアップ動作を繰り返す制御を司る。制御部は、第１期間では、中間電圧を一定の値に保ち、第２期間では、中間電圧を所定のステップアップ値だけ上昇させるようにステップアップ動作を制御する。制御部は、第１期間では、書き込みパルス電圧を第１のステップアップ値で上昇させる動作を含み、第２期間では、書き込みパルス電圧を第１のステップアップ値より小さい第２のステップアップ値で上昇させる動作を含むようにステップアップ動作を制御する。 （もっと読む）

【課題】消去回数の増加を抑制し、書き込み速度の向上及びメモリセルの劣化を防止することが可能な半導体記憶装置を提供すること。
【解決手段】読み出しレベルに応じてデータを保持可能なセルＭＣが形成されたセルアレイ１と、前記セルＭＣに書き込まれた回数Ｎ（Ｎ：０以上の整数）をカウントし、その回数に応じて書込電圧Ｖｐｇｍ及び読出電圧Ｖｃｇｒを前記セルに転送する制御部９と、前記書込電圧を用いてデータを書み込み、前記読出電圧を発生し、データを読み出す電圧発生回路とを具備し、書込要求があると、前記読出電圧を発生させ、前記データを読み出し、読み出された閾値電圧より高い閾値電圧に遷移させる前記書き込み電圧を前記電圧発生回路に発生させ、前記セルへの前記回数Ｎ回目（≧２）の書き込み要求が規定値に達していると、前記制御部は前記セルが保持する前記データを消去させる。 （もっと読む）

【課題】特性が向上した抵抗変化素子を提供する。
【解決手段】抵抗変化素子は、２つの電極２８，電極２９と、２つの電極の間に設けられた抵抗変化膜２１とを具備し、抵抗変化膜２１は、ハフニウム（Ｈｆ）、マンガン（Ｍｎ）及び酸素（Ｏ）を含む膜であり、立方晶のＨｆ_１−ｘＭｎ_ｘＯ_ｙ膜（０＜ｘ＜１）の組成式で示される酸化物膜である。電極２８，２９は、例えば、白金（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）のグループから選択される少なくとも１つの材料からなる。これらの電極材の酸化物の生成自由エネルギーの絶対値は、Ｍｎの酸化物の生成自由エネルギーの絶対値よりも小さい。 （もっと読む）

【課題】高速で高信頼動作できるようにした不揮発性半導体記憶装置およびその制御方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群と、書込回路とを備え、第１および第２のメモリセルの一方をデータ記憶保持に、他方を一方の閾値調整に用い、書込回路が、セル群の前記第１のメモリセルにデータを書込むときには、セル群の第２のメモリセルに電圧を印加し、セル群の第１のメモリセルの閾値電圧を所望の第１閾値電圧より高く調整する。 （もっと読む）

【課題】 特性の向上した抵抗変化素子を提供する。
【解決手段】本実施形態の抵抗変化素子は、第１の電極２８に隣接する抵抗膜２１と、第２の電極２９に隣接する抵抗膜２２と、２つの抵抗膜２１，２２との間に挟まれ障壁膜２３と、抵抗膜２１，２２内に添加される金属不純物２４と、を具備し、金属不純物２４は、電極２８，２９間に印加された電圧に起因する電界の向きに応じて、２つの抵抗膜２１，２２間を移動し、金属不純物２４が抵抗膜２１に存在する場合に、低抵抗状態を示し、金属不純物２４が抵抗膜２２に存在する場合に、高抵抗状態を示す。 （もっと読む）

【課題】書き込み可能回数が多く、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】複数の第１の配線、複数の第１の配線に交差する複数の第２の配線、並びに複数の第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を含む複数のメモリセル、を有するメモリセルアレイと、複数の第１の配線の少なくとも一端に接続され、第１の配線を選択する第１のデコーダと、複数の第２の配線の両端に接続されて第１のデコーダが選択した第１の配線と第２の配線の両端との距離に応じていずれか一方が第２の配線を選択する少なくとも一対の第２のデコーダと、第１のデコーダ及び第２のデコーダによって選択された第１の配線及び第２の配線間に所定の電圧を印加する電圧印加回路とを備える。 （もっと読む）

【課題】選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、選択メモリブロック内の選択セルユニットに対して第１メモリトランジスタに蓄積された電荷を放出する消去動作を実行する一方、選択メモリブロック内の非選択セルユニットに対して消去動作を禁止するように構成されている。制御回路は、消去動作時、選択セルユニットに含まれる第１メモリトランジスタのボディの電圧を第１電圧まで上げ、非選択セルユニットに含まれる第１メモリトランジスタのボディの電圧を第１電圧よりも低い第２電圧に設定すると共に、選択セルユニット及び非選択セルユニットに含まれる第１メモリトランジスタのゲートに第２電圧以下の第３電圧を印加する。 （もっと読む）

【課題】データ書き込み／消去時の動作特性を改善した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置の書き込み／消去部は、データの書き込み又は消去の際、選択メモリセルのメモリ素子の物理状態が遷移しない範囲内の電気エネルギーを有し、選択メモリセルの整流素子に対して電荷を蓄積させる第１の電気パルスを供給する。第１の電気パルスを供給した後、所定のパルス間隔を置いて、第１の電気パルスよりも電気的エネルギーが大きく、選択メモリセルのメモリ素子に対して当該メモリ素子の物理状態を遷移させる第２の電気パルスを供給する。 （もっと読む）

【課題】相変化メモリの信頼性を向上させる。
【解決手段】例えば、ワード線ＷＬ０とビット線ＢＬ０の交点に設けられたメモリセル内の相変化素子に対して、この相変化素子をｒｅｓｅｔ動作によってアモルファス状態にする場合、ビット線ＢＬ０の立ち上がり時間ｔｒｂ／立ち下がり時間ｔｆｂを、ワード線ＷＬ０の立ち上がり時間ｔｒｗ／立ち下がり時間ｔｆｗより長くなるように構成する。この際に、ｒｅｓｅｔ動作で必要な相変化素子の急冷は、ワード線ＷＬ０の立ち下がり時間ｔｆｗを用いて行う。このような構成および動作を用いることで、ビット線ＢＬ０とワード線ＷＬ１の交点に設けられた非選択メモリセル内の相変化素子に対するディスターブ電流ＩＢＬ０１が低減する。 （もっと読む）

【課題】低電源電圧下においても、安定かつ高速に動作する半導体記憶装置を実現する。
【解決手段】メモリセル列ごとにアレイ電源線（ＡＲＶＤ）およびダウン電源線（ＤＷＶＤ）を配置する。ダウン電源線は、読出し時に接地に結合され、書込み時にフローティング状態とされる。書込み時、選択列のアレイ電源線への電源電圧の供給を停止するとともに該アレイ電源線を対応のダウン電源線に接続する。電源系統を複雑化することなく、低電源電圧下においても安定にデータの書込／読出を行うことのできる半導体記憶装置を実現することができる。 （もっと読む）

【課題】微細化を図りつつ、書き込みおよび読み出し不良を抑制する。
【解決手段】メモリセルストリングで構成されるセルアレイとセルアレイの下部に配置される複数の電圧発生回路と電圧発生回路を制御する制御回路とを具備し、複数のメモリセルストリングは、一対の柱状部および一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と柱状部と直交した複数のコントロールゲートと柱状部と複数のコントロールゲートとの各交差部に形成された複数のメモリセルトランジスタとを含み、制御回路は、書き込みおよび読み出し動作時に、複数の電圧発生回路のうち、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与える電圧発生回路を駆動させず、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与えない電圧発生回路を駆動させる。 （もっと読む）

【課題】 素子間の抵抗値のバラツキを軽減すると共に、高抵抗状態の読み出しディスターブを抑制し、安定したスイッチング動作を高速で行うことのできる可変抵抗素子を備えた不揮発性半導体記憶装置を実現する。
【解決手段】 ビット線ＢＬによって第１電極が実現される。第２電極２６は第１電極よりも仕事関数が小さい導電性材料で構成されており、中継配線６７の上面に接触する底面を有し、第１層間絶縁膜２１、第１電極（ビット線ＢＬ）、及び第２層間絶縁膜２２を貫通して鉛直上方に突出してなる筒形状を示す領域を備える。可変抵抗体２５は、第２電極２６の外側面に接触して鉛直上方に突出して形成され、底面の下層に金属酸化物で形成された第１バッファ層２３を介して中継配線６７の上面と連絡され、第１電極（ビット線ＢＬ）の高さ位置において、金属酸化物で形成された第２バッファ層２４を介して水平方向に第１電極（ビット線ＢＬ）と連絡される。 （もっと読む）

【課題】信頼できる非常に小型の記憶素子を含む、３次元集積回路メモリ用の構造を低い製造コストで提供すること。
【解決手段】３次元メモリデバイスは、絶縁材料によって分離され、復号化回路を介してセンスアンプに結合可能なストリングとして配置された複数の隆起した形状スタック含む。ダイオードは、ストリングのストリング選択端部又は共通ソース選択端部のどちらか一方においてビット線構造に接続される。導電材料の帯片は、隆起した形状のスタックのサイドに側面を有する。ワード線として配列された複数の導電線は、行デコーダに結合することができ、複数の隆起した形状のスタックの上で直交して延びる。記憶素子は、スタック上の電導性帯片の側面と導電線との間の交点における界面領域の多層アレイに設けられる。 （もっと読む）

【課題】トランジスタのしきい電圧の変化を減らすことにより、半導体装置の信頼性を向上させることができる半導体装置のレイアウト方法及びその半導体装置を提供する。
【解決手段】半導体基板内に形成された少なくとも１つの第１電極と第２電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも１つの第１電極と第２電極との間に位置し、前記半導体基板上に所定の幅と長さを有する１つ以上の実質的に同一間隔に分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と実質的に同一間隔に配置された複数個のダミーゲートを配置する段階とを有する。 （もっと読む）

【課題】メモリセル間の短絡を防止した上で、活性領域上にシリコン膜が十分に形成された半導体装置を提供する。
【解決手段】半導体基板２の表層に埋め込み形成された素子分離膜８によって、活性領域７が区画された半導体装置１であって、前記活性領域７の側面１７が露出するように、前記素子分離膜８の上面の一部が除去されて設けられた凹部と、前記凹部を埋め込みつつ、前記活性領域７の上面７ｄ及び前記側面１７と接するように設けられたシリコン膜１０と、を有することを特徴とする。 （もっと読む）

【課題】リーク電流が発生しにくく、低消費電力化に好適な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板１２内に埋め込まれてＸ方向に並列して延在する複数のビット線ＢＬと、Ｘ方向と交差するＹ方向に延在するワード線と、ビット線ＢＬと前記第２配線との交点に設けられたメモリセルＭと、複数のビット線ＢＬのうち最外列のビット線ＢＬの外側に設けられ、Ｘ方向に延在してビット線ＢＬと並走するダミービット線ＤＢＬとを含み、ダミービット線ＤＢＬが、半導体基板１２に供給される電位と同じ電位が供給されるダミービット線（第１ダミー配線）ＤＢＬ＜０＞、ＤＢＬ＜１＞、ＤＢＬ＜２＞を含むことを特徴とする。 （もっと読む）

【課題】キャパシタを形成する領域の占有面積を縮小する。
【解決手段】本実施形態の半導体装置は、半導体基板１０内に設けられた半導体領域ＡＡＣと、半導体領域ＡＡＣ内に設けられる複数のキャパシタＣｍ，Ｃｎを含むキャパシタ群と、を具備し、キャパシタＣｍ，Ｃｎのそれぞれは、半導体領域ＡＡＣ上のキャパシタ絶縁膜４２Ａと、キャパシタ絶縁膜４２Ａ上のキャパシタ電極３４Ａｍ，３４Ａｍと、キャパシタ電極３４Ａｍ，３４Ａｍに隣接する拡散層３２Ａとを有し、を有し、キャパシタ電極３４Ａｍ，３４Ａｎに接続される配線２９ｍ，２９ｎのそれぞれは、キャパシタＣｍ，Ｃｎ毎に電気的に分離され、キャパシタ電極Ｃｍ，Ｃｎのそれぞれに異なる電位Ｖｍ，Ｖｎが印加されている。 （もっと読む）