【課題】電流―電圧特性の向上およびオン電流を増大することが可能で、高速動作に優れた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１２の主面に形成され、第1の方向に延在する複数の活性領域と、活性領域を区画する素子分離領域と、半導体基板１２の主面に形成されたものであって、平面視して複数の活性領域に交差する方向に延在する複数のゲート溝と、ゲート溝のそれぞれに埋め込まれた複数のゲート電極２２と、を備えた半導体装置であって、ゲート溝のそれぞれの底面には、第１の方向に延在すると共に、上面７１ａが半導体基板１２の主面よりも低い位置に配置する一対の突起部７１が形成されており、ゲート電極２２は、ゲート絶縁膜２１を介して突起部７１の上面７１ａと内側面７１ｂと外側面７１ｃとを覆ってなる、ことを特徴とする。 （もっと読む）

【課題】埋込ワード線の高さにばらつきのない半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、複数の素子分離領域を形成すると共に、素子分離領域間に素子形成領域を形成する工程と、素子形成領域に交差する第１の方向に延在するゲート電極溝を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を介して第1導電膜を形成する工程と、ゲート電極溝内を埋め込むように第２導電膜を形成する工程と、第２導電膜上に平坦化膜を形成する工程と、第２導電膜が露出するように平坦化膜をエッチングして除去する第1のエッチング工程と、第２導電膜がゲート電極溝の下部に残留するように第２導電膜をエッチングする第２のエッチング工程と、第1導電膜が前記ゲート電極溝の下部に残留するように第1導電膜をエッチングする第３のエッチング工程と、を有することを特徴とする。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極用溝１８の底部１８ｃから活性領域の一部が突き出すように形成されたフィン部１５と、ゲート電極用溝１８及びフィン部１５の表面を覆うゲート絶縁膜２１と、ゲート電極用溝１８の下部に埋め込まれ、ゲート絶縁膜２１を介してフィン部１５を跨ぐように形成されたゲート電極２２と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、フィン部１５の表面に設けられた準位形成領域３０と、を備える半導体装置１０を選択する。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート電極用溝１８の底部に設けられた第１の不純物拡散領域２７と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第２の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように半導体基板１３に設けられ、第１の不純物拡散領域２７と接合された第３の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】チャネル抵抗を減少させてオン電流を増加させることが可能で、各トランジスタを独立して安定して動作させることの可能な半導体装置を提供する。
【解決手段】ゲート電極用溝１８の底部１８ｃから突き出すように形成されたフィン部１５と、ゲート電極用溝１８及びフィン部１５の表面を覆うゲート絶縁膜２１と、ゲート電極用溝１８の下部に埋め込まれ、ゲート絶縁膜２１を介してフィン部１５を跨ぐように形成されたゲート電極２２と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆う第１の不純物拡散領域２８と、第２の側面１８ｂに配置されたゲート絶縁膜２１の下端部以外の部分を覆う第２の不純物拡散領域２９とを備え、ゲート電極用溝１８の深さが半導体基板１３の表層１３ａから１５０〜２００ｎｍであり、ゲート電極用溝１８の底部１８ｃからフィン部１５の上部１５ａまでの高さが１０〜４０ｎｍである。 （もっと読む）

【課題】 層間絶縁膜をＣＭＰ法で研磨、平坦化する際、ＭＯＳ型トランジスタのチャネル領域に応力を与えるためにゲート電極を覆うように形成される応力ライナー膜が研磨されて、トランジスタ特性の変動やバラツキが発生しないようにする。
【解決手段】 第１活性領域（例えばＰチャネルトランジスタ形成領域）上のゲート電極（シリコン膜１４と金属シリサイド膜１５との積層膜）上には第１応力膜（圧縮応力ライナー膜）１６のみを形成し、第２活性領域（例えばＮチャネルトランジスタ領域）上のゲート電極上には第２応力膜（引っ張り応力ライナー膜）１８のみを形成する。一方、素子分離１０上のゲート電極上には第１および第２応力膜１６、１８の積層膜を形成する。層間絶縁膜２０のＣＭＰ法による研磨は、素子分離１０上の第２応力膜１８の露出後に停止する。 （もっと読む）

【課題】本発明は、接合リーク電流を低減可能で、かつトランジスタの信頼性を向上させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート電極６１よりも上方に配置されたゲート絶縁膜２１、及びゲート電極６１の上面６１ａを覆う水素含有絶縁膜６２と、水素含有絶縁膜６２を介して、ゲート電極用溝１７の上部１７Ｂを埋め込むフッ素含有絶縁膜６３と、を備え、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に、半導体基板１３に含まれるシリコンと水素含有絶縁膜６２に含まれる水素とが結合したＳｉ−Ｈ結合、及び半導体基板１３に含まれるシリコンとフッ素含有絶縁膜６３に含まれるフッ素とが結合したＳｉ−Ｆ結合を有する。 （もっと読む）

【課題】コンタクトと素子領域間にかかる電界を緩和し絶縁破壊を防ぐ。
【解決手段】実施形態の半導体装置は、基板上第１方向に延伸し並列し高さが同じ第１〜４分離、第１、２分離間の低い第１領域、高さが等しい第２、３分離間の第２領域、第３、４分離間の第３領域、第１領域上面、第１分離の第２分離に対向した側面および上面の一部、第２分離の第１分離に対向した側面および上面の一部に接する第１電極１５−１、その第２方向で第３領域上面、第３分離の第４分離に対向した側面および上面の一部、第４分離の第３分離に対向した側面および上面の一部に接する第２電極１５−２を有す。半導体装置は、第１電極の第２方向とは異なる方向に位置し第２領域上面、第２分離の第３分離に対向した側面および上面の一部、第３分離の第２分離に対向した側面および上面の一部に接する第３電極を有す。 （もっと読む）

【課題】シリンダ型下部電極の剥がれ落ちを防止する、半導体装置の製造方法を提供する。
【解決手段】複数の第１の開口を有するコア絶縁膜を半導体基板上に形成し、複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、少なくとも複数の下部電極間のコア絶縁膜の上面を覆うサポート膜を形成し、サポート膜を用いて少なくとも複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、マスク膜を形成した後、複数の下部電極間の一部にコア絶縁膜が残るように、コア絶縁膜に対して等方性エッチングを行うものである。 （もっと読む）

【課題】ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおけるアスペクト比の大きいコンタクト構造において、素子分離絶縁膜および不純物拡散層のオーバエッチングを抑制して、接合リークを抑制することを課題とする。
【解決手段】周辺ＭＯＳトランジスタを覆う第１エッチングストッパ層１２１と、ＤＲＡＭメモリセルのキャパシタ部上層に第２エッチングストッパ層１２２が形成され、周辺ＭＯＳトランジスタの不純物拡散層１１３は、第１、第２エッチングストッパ層１２１、１２２を貫通する電極層１３１により、上記キャパシタ部上層に形成された金属配線層と接続され、不純物拡散層１１３の少なくとも一つは素子分離絶縁膜１０２の境界上に電極層１３１を接続し、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法は、不純物拡散層１１３の接合深さ寸法もより短く形成されたものである。 （もっと読む）

【課題】補償容量素子を構成する複数のクラウン型下部電極を備えた容量ブロック間を上部電極で直列接続する際、容量ブロック間に空洞が形成されることを防止する。
【解決手段】２つの隣接する、異なる共通パッド電極（２２ｃ、２２ｄ）上に形成された容量ブロック（第１ブロック及び第２ブロック）が、上部電極３６ｃで電気的に直列に接続され、上部電極３６ｃで直列接続される２つの隣接する容量ブロック間の間隔Ｄ１を、それぞれの容量ブロックの最外周で対向する下部電極間の距離として、２つのブロック間に埋設される上部電極膜の膜厚の２倍以下とする。 （もっと読む）

【課題】本発明は、トランジスタを容易にＯｎ（オン）させることが可能で、かつ良好なデータ保持特性を実現することの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１２に形成され、第１の方向に延在する第１の素子分離用５１、及び第１の素子分離用溝５１を埋め込む第１の素子分離用絶縁膜５３よりなり、複数の素子形成領域Ｒを有した活性領域１６を区画する第１の素子分離領域１４と、半導体基板１２に、第１の方向と交差する第２の方向（Ｙ方向）に延在するように形成され、第１の素子分離領域１４の一部を分断する第２の素子分離用溝５４、及び第２の素子分離用溝５４を埋め込む第２の素子分離用絶縁膜５６よりなり、複数の素子形成領域Ｒを区画する第２の素子分離領域１７と、を有する。 （もっと読む）

【課題】メモリセル領域に埋め込みゲート電極を有し、周辺回路領域にプレーナ型ゲート電極と貫通電極を有する半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板５０のメモリセル領域の溝部内に第一のゲート絶縁膜を介して、ワード線を埋め込み形成する工程と、周辺回路領域の前記半導体基板５０上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、前記半導体基板５０の主面上に層間絶縁膜と金属膜とを形成したのちに、前記金属膜をパターニングして、前記メモリセル領域の容量コンタクトパッドと前記周辺回路領域の局所配線１２７とを同時に形成する工程と、前記局所配線１２７の下面１２７ａ側を露出する開口１５１を形成したのちに導電体を充填することにより貫通プラグを形成する工程と、を採用する。 （もっと読む）

【課題】微細な配線を高アスペクト比かつ高密度で形成できる、半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜に隣り合う第１配線溝と第２配線溝を形成し、第１配線溝内に第１配線とその上の空間および第２配線溝内に第２配線とその上の空間を設け、等方性エッチングを行って、第１配線溝の幅が拡大されてなる第１マスク溝と第２配線溝の幅が拡大されてなる第２マスク溝を形成し、第１マスク溝及び第２マスク溝にマスク用絶縁材料を充填して、第１マスク溝内の第１マスク絶縁膜と第２マスク溝内の第２マスク絶縁膜を形成し、第１マスク絶縁膜及び第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、第１配線と第２配線との間を通過し上記層間絶縁膜を貫通するホールを、第１マスク絶縁膜と第２マスク絶縁膜に対して自己整合的に形成し、このホールに導電材料を充填してプラグを形成する、半導体装置の製造方法。 （もっと読む）

【課題】本発明は、コンタクトプラグと埋め込み型のゲート電極との間に配置される絶縁膜の厚さを十分に確保可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート絶縁膜１６を介して、半導体基板１１に形成された凹部１４の凹部１４の一部を埋め込むゲート電極４１と、ゲート電極４１の上端面４１ａを覆うように凹部１４内を埋め込む絶縁膜１８と、凹部１４の一方の側面１４ａ側に位置する半導体基板１１の主面１１ａに形成された不純物拡散領域４３と、不純物拡散領域４３の上面４３ａを覆うシリコン層２１と、半導体基板１１の主面１１ａに形成された第１及び第２の層間絶縁膜２３，３１に内設され、シリコン層２１の上面２１ａと接触し、かつ下端３４ｂがシリコン層２１の上面２１ａと絶縁膜１８の上面１８ａとの間に配置されたコンタクトプラグ３４と、を備える。 （もっと読む）

【課題】ゲート電極に形成された研磨後のキャップ絶縁膜の厚さを容易に推定できる半導体装置の製造方法を提供する。
【解決手段】半導体装置形成領域に第１の導電膜よりなるゲート電極１５、半導体装置非形成領域に絶縁膜形成部１６、及び絶縁膜よりなり、ゲート電極の上面及び絶縁膜形成部の上面を覆うキャップ絶縁膜１７を形成し、次いで、キャップ絶縁膜を覆う層間絶縁膜２８を形成し、次いで、キャップ絶縁膜上に形成された層間絶縁膜にゲート電極の延在方向と交差する方向に延在する溝４７を形成すると共に、溝の下方に位置する層間絶縁膜に不純物拡散層を露出するコンタクトホール２２，２３を形成し、次いで、溝及びコンタクトホールを埋め込む第２の導電膜５１を形成し、次いで、ＣＭＰ法により第２の導電膜を研磨することでコンタクトプラグを形成し、その後、絶縁膜形成部に形成されたキャップ絶縁膜の厚さを測定する。 （もっと読む）

【課題】小型化の増進を可能にするとともに、実現が容易な、対向電極を備えた電界効果トランジスタの製造方法を提供する。
【解決手段】ゲート電極９ソースコンタクト１２，ドレインコンタクト１３、および対向電極コンタクトの輪郭描写パターンを含むエッチングマスクが、セミコンダクタ・オン・インシュレータ型の基板上に形成される。基板は、誘電体５の層およびゲート材料により覆われる。対向電極コンタクトは、ゲート電極９のパターン内に配置される。ゲート材料は、ゲート電極９、ソースコンタクト１２およびドレインコンタクト１３、ならびに対向電極コンタクトを画定するためにエッチングされる。支持基板２の一部分は、対向電極コンタクト領域のパターンの中を通って解放される。導電性材料２２が支持基板２の自由部分上に堆積されて、対向電極コンタクトを形成する。 （もっと読む）

【課題】簡易な追加工程を設けることで、基板のベベル部から膜が剥離することを抑制する。半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制する。
【解決手段】半導体基板上の全面に、１以上の膜を有する構造を形成した後、膜構造上にパターンを有する第１のマスクを形成する。ベベル部上の第１のマスクを覆うように第２のマスクを形成する。第１のマスク及び第２のマスクを用いて、膜構造をエッチングした後、残留した第１のマスク及び第２のマスクを除去する。 （もっと読む）

【課題】ＤＲＡＭ素子のような半導体装置において、半導体基板の溝部におけるゲート電極の埋設状態が良好となり、配線抵抗が低減され、素子特性に優れた半導体装置の製造方法を提供する。
【解決手段】シリコン基板１の表面にゲート電極溝１３を形成する工程と、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成する工程と、第１のバリア膜１６ａをエッチバックして、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させながら除去する工程と、ゲート電極溝１３の内面と残存した第１のバリア膜１６ａの表面に第２のバリア膜１６ｂを形成する工程と、第２のバリア膜１６ａの表面にタングステン膜を形成する工程と、このタングステン膜及び第２のバリア膜１６ｂをエッチバックしてゲート電極溝１３内にそれぞれ一部を残存させながら各膜を一括除去する工程と、を具備する。 （もっと読む）

【課題】素子分離溝内に絶縁膜を埋め込んでなる素子分離膜に発生するボイドなどの埋め込み不良を防止する。
【解決手段】素子分離膜８によって区画された素子形成領域１０ａが、第1帯部１４１と第２帯部１４２と複数の素子形成部１ａとを有し、複数の素子形成部１ａは、第1帯部側の端部と第1帯部とが接続された複数の第１接続形成部１０ｂと、第1帯部側の端部と第1帯部とが離間して配置された複数の第１離間形成部１０ｄと、第２帯部側の端部と第２帯部とが接続された複数の第２接続形成部１０ｃと、第２帯部側の端部と第２帯部とが離間して配置された複数の第２離間形成部１０ｅとを含み、隣接する第１接続形成部１０ｂの間に第１離間形成部１０ｄが配置されているとともに、隣接する第２接続形成部１０ｃの間に第２離間形成部１０ｅが配置されている半導体装置とする。 （もっと読む）