【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１が配置される活性領域ＡｃＰ１の下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗの底部および側部が、ｎ型の半導体領域２Ｗと接するように配置し、ｐ型の半導体領域１Ｗをｎ型の半導体領域２Ｗでｐｎ分離し、アクセストランジスタＡｃｃ１のゲート電極Ｇ２とｐ型の半導体領域１Ｗを接続する。そして、この接続は、アクセストランジスタＡｃｃ１のゲート電極Ｇ２の上部からｐ型の半導体領域１Ｗの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１ｗによりなされる。これにより、アクセストランジスタＡｃｃ１がオン状態の場合において、バックゲートであるｐ型の半導体領域１Ｗの電位が同時に高くなり、トランジスタのオン電流を大きくできる。 （もっと読む）

【課題】個別の工程で形成されることで分離して配置された電極どうしを断線することなく接続できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、半導体基板の主面に第２の絶縁膜を介して形成された第２の電極との間に補償膜を埋設する。第１の電極及び第２の電極上には、第１の電極の上面及び第２の電極の上面と接触する、第１の電極の上面から補償膜の上面を経由して第２の電極の上面まで到達する配線を形成する。 （もっと読む）

【課題】可変抵抗材料を用いて形成されるランダムアクセスメモリ装置を提供する。
【解決手段】可変抵抗メモリ装置３０１において、望ましい円錐状に形造された下部電極３０８は、下部電極３０８の頂点のところにおける絶縁材料３１２の厚さが最も薄く、下部電極３０８の頂点のところにおける電界が最大であることを確保する。電極３０８、３１０の配置およびメモリ素子の構造はメモリ装置内に安定で確実に導電路を作り出し、かつ、スイッチングとメモリ特性を再生可能にする。 （もっと読む）

【課題】固体メモリの記録層として、これまで広く用いられているＧｅ−Ｓｂ−Ｔｅ系合金に代わって、希少金属であるＳｂフリーでありながら、Ｇｅ−Ｓｂ−Ｔｅ系合金を用いた固体メモリと遜色のない性能を有する固体メモリを提供する。
【解決手段】固体メモリ１０は、物質の相変化に起因して電気特性が変化する記録層１１を備えた固体メモリであって、記録層１１が、ゲルマニウムとテルル４とから形成されている薄膜、および、銅とテルルとから形成されている薄膜５が積層されてなる超格子によって構成されている。 （もっと読む）

【課題】電極と抵抗変化層の界面に小さな突起を形成することなく、低電圧での初期化が可能な不揮発性記憶素子を提供する。
【解決手段】下部電極１０５と上部電極１０７との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１１６を備える。抵抗変化層１１６は、第１の抵抗変化層１１６１と第２の抵抗変化層１１６２との少なくとも２層から構成され、第１の抵抗変化層１１６１は第１の遷移金属酸化物１１６ｂから構成され、第２の抵抗変化層１１６２は、第２の遷移金属酸化物１１６ａと第３の遷移金属酸化物１１６ｃとから構成され、第２の遷移金属酸化物１１６ａの酸素不足度は第１の遷移金属酸化物１１６ｂの酸素不足度及び第３の遷移金属酸化物１１６ｃの酸素不足度のいずれよりも高く、第２の遷移金属酸化物１１６ａ及び第３の遷移金属酸化物１１６ｃは、第１の抵抗変化層１１６１と接している。 （もっと読む）

【課題】消去状態におけるセル電流の値の変動を抑制可能な不揮発性半導体記憶装置の提供。
【解決手段】基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域１１１と、前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域１２１と、前記第１の方向に延びるよう形成された複数のビット線１３１とを備え、前記複数のビット線の同じ側の端部に電気的に接続されたセンスアンプ回路１４１と、前記素子領域上に、前記素子領域と前記ビット線とを電気的に接続するよう形成された複数のビット線コンタクトＣＢとを備える。前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎ≧２）を含み、第Ｋの領域（２≦Ｋ≦Ｎ）は、第Ｋ−１の領域よりも前記センスアンプ回路から遠い位置に位置し、前記第Ｋの領域内の前記ビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記ビット線コンタクトのコンタクト抵抗よりも低い。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書 き換え可能な半導体不揮発性メモリ装置を得ることを目的とする。
【解決手段】電気的書き換え可能な半導体不揮発性メモリにおいて、第２導電型のドレイン領域内のトンネル領域の表面には、薄い不純物濃度の第１導電型の領域を形成した。 （もっと読む）

【課題】相変化記録素子のまわりを伝導率の低い真空の空隙部で覆うことで、さらに高い発熱効率を得ることができ、書き換え電流を低減することができる半導体装置を提供する。
【解決手段】半導体基板と、半導体基板の上に形成されたスイッチング素子を含む素子層と、素子層上において、スイッチング素子に接続されたヒータ電極１１、ヒータ電極１１の熱によって相転移する相変化記録材料層１２及び上部電極１３が順次積層されてなる相変化記録素子１０と、相変化記録素子１０の上に積層された層間絶縁膜２１ｂと、素子層と層間絶縁膜２１ｂの間にあってヒータ電極１１または相変化記録材料層１２のいずれか一方又は両方の周囲に形成された真空の空隙部１５と、を具備してなる。 （もっと読む）

【課題】抵抗変化素子を半導体装置に組み込む際の必要なフォトマスクを削減しても高密度化が可能な抵抗変化素子を搭載した半導体装置及びその製造方法を提供すること。
【解決手段】配線溝を有する層間絶縁膜１４と、配線溝に埋め込まれた配線１６ａと、配線１６ａを含む層間絶縁膜１４上に形成されるとともに、配線１６ａに通ずる下穴を有する層間絶縁膜１８と、少なくとも下穴が配置された領域における配線１６ａ上に形成されるとともに、抵抗が変化する抵抗変化膜１９ａと、下穴が配置された領域における抵抗変化膜１９ａ上に形成されたバリアメタル２０ａと、下穴が配置された領域におけるバリアメタル２０ａ上に形成されたプラグ２１ａと、を備え、抵抗変化素子５は、第１電極と第２電極との間に抵抗変化膜１９ａが介在した構成となっており、配線１６ａは、第１電極を兼ね、バリアメタル２０ａは、第２電極を兼ねる。 （もっと読む）

【課題】相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリを備える半導体装置において、工程数を削減してヒータ部の電流密度を高くする製造方法並びに構造を提供する。
【解決手段】ヒータ電極１０を覆う層間絶縁膜１３に、ヒータ電極１０上面と同形状であり、全面を露出する開口部が形成されており、開口部に絶縁材料からなるサイドウォール１５が形成されており、相変化材料層１６は、サイドウォール１０の形成された開口部内でヒータ電極１０と接触しており、相変化材料層１６における相変化領域１８はサイドウォール１０で囲まれた開口部内に形成される。 （もっと読む）

【課題】積層体を貫いて積層体の上下をつなぐコンタクト構造の形成を容易にする半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、基板１１と基板１１の表面に形成された周辺回路とを有する基体１０と、基体１０上にそれぞれ交互に積層された複数の導電層ＷＬと複数の絶縁層２５とを有する積層体と、積層体を貫通して最下層の導電層ＢＧに達するメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜３０と、メモリホール内におけるメモリ膜３０の内側に設けられたチャネルボディ２０と、積層体の下に設けられメモリ膜３０及びチャネルボディ２０が設けられたメモリセルアレイ領域２の外側にレイアウトされた配線領域４における最下層の導電層６３と周辺回路とを電気的に接続する配線ＢＬと、配線領域４の積層体を貫通して配線領域の最下層の導電層６３に達するコンタクトプラグ６７と、を備えた。 （もっと読む）

【課題】配線とコンタクトプラグの短絡を効果的に防止する。
【解決手段】半導体装置の製造方法は、隣り合う配線の間に位置する層間絶縁膜内に、配線が露出した第１のコンタクトホールを含む複数のコンタクトホールを形成する。次に、（ｉ）配線の露出した側面が、第１のコンタクトホールの第１の絶縁膜から構成される内壁側面と実質的に同一面となるか、又は（ｉｉ）第１のコンタクトホールの内壁側面において配線の露出した側面が窪んだ凹形状が形成されるように、露出した前記配線の一部を除去する。この後、コンタクトホールの内壁側面上にサイドウォール膜を形成後、コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる。
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

【課題】 相変化メモリ・セル内に、ボイドがない結晶相変化材料を形成する方法を提供する。
【解決手段】 相変化メモリ・セルを形成するための技術である。例示的な方法は、基板内に下部電極を形成するステップを含む。本方法は、下部電極の上に相変化材料を形成するステップを含む。本方法は、キャッピング層及び絶縁体層を形成するステップを含む。本方法は、相変化層内の相変化材料を結晶化させて、相変化層にボイドがなくなるようにするステップを含む。本方法は、下部電極から、相変化層内の相変化材料を加熱するステップをさらに含み、結果として、相変化層が下部から上部へと結晶化する。一実施形態において、相変化材料を結晶化させるために、急速熱アニール（ＲＴＡ）を適用する。 （もっと読む）

【課題】第１の領域中の層間絶縁膜を湿式エッチングにより除去する際に、使用する薬液が第２の領域に浸透することを防止する。これにより、第２の領域の特性の劣化がない、高性能の半導体装置を提供する。
【解決手段】第１の領域と、第１の領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた第２の領域と、を有する半導体装置。第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有する。第1の領域中の第１の電極の表面は、第２の膜で覆われていない。ガードリングは、凹状の溝の内壁を覆う第１の膜と、凹状の溝の内部において少なくとも第１の膜の表面の一部を覆う絶縁性の第２の膜を有する。 （もっと読む）

【課題】ダイナミック放電読み出しでセンスタイミングのずれを是正する。
【解決手段】センスアンプ７Ｂは、メモリセル抵抗Ｒｃｅｌｌの一方の電極が接続されたビット線ＢＬの放電電位を参照電位Ｖｒと比較して情報を読み出す。セット容量スイッチ１８Ｓ、リセット容量スイッチ１８Ｒおよび追加容量Ｃｏｆｆｓｅｔとその制御手段によって、センスノード（電位Ｖｏ）の負荷容量、または、センスノードと参照電位Ｖｒを入力する参照ノードの負荷容量との両方を、メモリセル抵抗Ｒｃｅｌｌの読み出す情報の論理（通常読み出し、書き込みまたは消去のヴェリファイ読み出しの相違）に応じて変化させる。 （もっと読む）

【課題】製造工程の簡略化および製造時間短縮を目的とする、メモリセルと周辺回路を備える半導体装置と製造方法を提供する。
【解決手段】トランジスタ形成層３０上に、内部に配線１０ｂを備え、かつ、表面に容量パッド１４ａ，１４ｂを有する絶縁層３２を形成する工程と、絶縁層３２を層間絶縁膜１６で覆い、層間絶縁膜１６を貫通する第一のホール１６ａと、第一のホール１６ａよりも大きい直径を有する第二のホール１６ｂおよび第三のホール１６ｃを、それぞれメモリセル部と周辺回路部に同時に形成する工程と、各ホール内を覆う下部電極１８と容量絶縁膜１９と上部電極２０と容量サポート２１を形成することにより第一のホール１６ａを充填するとともに、第二のホール１６ｂと第三のホール１６ｃ内側に空洞を形成する工程と、空洞内に、配線１０ｂと容量パッド１４ｂにそれぞれ接続するコンタクト１６ｄ，１６ｅを形成する工程と、を具備している。 （もっと読む）

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュ動作時におけるピーク電流を低減する。
【解決手段】予め互いに異なるチップ情報ＬＩＤが付与される複数のコアチップＣＣ０〜ＣＣ７を備え、内部リフレッシュコマンドＲＥＦａを互いにタイミングの異なる複数のリフレッシュコマンドＲＥＦｂに分割し、分割されたリフレッシュコマンドＲＥＦｂのカウント値Ｃ２とチップ情報ＬＩＤの少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行される。これにより、複数のコアチップＣＣ０〜ＣＣ７に内部リフレッシュコマンドＲＥＦｂが共通に供給される場合であっても、各コアチップにおけるリフレッシュ動作のタイミングをずらすことが可能となる。これにより、リフレッシュ動作時におけるピーク電流を低減することが可能となる。 （もっと読む）

【課題】層間接続により生ずるチップ面積の増大を抑制し、コスト削減を実現する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、前記半導体基板上に前記半導体基板と垂直方向にそれぞれ複数層形成された互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に接続された複数のメモリセルを有するセルアレイブロックと、前記セルアレイブロックの第ｎ層目（ｎは自然数）の第１の配線と前記第ｎ層目の第１の配線以外の第１の配線、前記半導体基板、又は他の金属配線とを接続する前記セルアレイブロックの積層方向に延びる第１のビア配線とを備える。前記第１のビア配線は、前記セルアレイブロックの積層方向と直交する断面が楕円形状であり、この断面の長径方向が前記第１の配線方向に対し垂直であることを特徴とする。 （もっと読む）

【課題】基準電圧を調整する回路を構成する抵抗素子を有するフラッシュ記憶素子である半導体装置及びその製造方法を提供する。
【解決手段】フラッシュ記憶素子である半導体装置の製造方法は、半導体基板上にトレンチを定義する鋳型パターンＭＬＤＰを形成し、鋳型パターンＭＬＤＰ上にトレンチを横切る抵抗パターンＲＰを形成し、抵抗パターンＲＰ上に互いに離隔された第１及び第２導電パターン２１０、２２０を形成し、第１及び第２導電パターン２１０、２２０に各々接続する第１及び第２配線ＵＬ１，ＵＬ２を形成する段階を有し、第１及び第２導電パターンＵＬ１，ＵＬ２は鋳型パターンＭＬＤＰの上部に各々形成される。 （もっと読む）