【課題】放射線耐性能力をさらに向上することができる半導体装置を提供する。
【解決手段】半導体基板１の上方に形成された第１絶縁膜１２と、第１絶縁膜１２の上方に形成され、下部電極１７と上部電極１９に挟まれる強誘電体膜１８を有するキャパシタＱと、キャパシタの上に形成される第２絶縁膜２６と、を有し、第１絶縁膜１２と下部電極１７の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜１６、３８と、
を有する。 （もっと読む）

【課題】メモリデバイス中の酸素拡散バリアとしてＲｕおよび／またはＲｕＯ２を選択的に形成する方法と、そのようなＲｕ系拡散バリアを有するメモリデバイスを提供する。
【解決手段】ＭＩＭキャパシタ構造を形成する方法は、導電性の下部電極プラグ３３を露出させるリセスを備えたベース構造を得る工程と、ベース構造材料に比較した下部電極プラグ上へのＲｕ成長の培養時間の違いに基づいて、下部電極プラグ上にＲｕ５０を選択成長させる工程と、選択成長したＲｕ５０を酸化する工程と、酸化したＲｕ５０の上にＲｕ含有下部電極６０を堆積する工程と、Ｒｕ含有下部電極６０の上に誘電体層７０を形成する工程と、誘電体層７０の上に導電性の上部電極７１を形成する工程とを含む。 （もっと読む）

【課題】容量素子上の配線層の設計自由度に優れた半導体装置を提供する。
【解決手段】半導体装置は、基板、層間絶縁層、第１トランジスタ、多層配線層、容量素子、金属配線、及び第１コンタクトを備える。基板１上には、層間絶縁層４、５が設けられている。第１トランジスタ３ａは、半導体基板１に設けられており、層間絶縁層内に埋め込されている。第１トランジスタは、少なくともゲート電極３２及び拡散層を有する。層間絶縁層上には、多層配線層が設けられている。容量素子１９は、多層配線層内に設けられている。金属配線（ゲート裏打ち配線）３０は、ゲート電極３２の上面と接しており、層間絶縁層４内に埋設されている。第１コンタクト１０ａは、第１トランジスタ３ａの拡散層に接続しており、層間絶縁層４内に埋設される。金属配線（ゲート裏打ち配線）３０は、第１コンタクト１０ａと同じ材料で構成されている。 （もっと読む）

【課題】ＤＲＡＭとＲｅＲＡＭとを混載する場合において、容量素子及び抵抗変化素子の性能を維持しながら製造コストを低減する。
【解決手段】半導体記憶装置は、抵抗変化素子１と容量素子１０１とを具備している。抵抗変化素子１は、第１深さＤ１のシリンダー型のＭＩＭ構造を有し、抵抗変化型メモリ用である。容量素子１０１は、第１深さＤ１よりも深い第２深さＤ２のシリンダー型のＭＩＭ構造を有し、ＤＲＡＭ用である。 （もっと読む）

【課題】ガードリング周辺のメモリセル領域から周辺回路領域へのエッチング液の染み込みを防止する。
【解決手段】半導体装置の製造方法は、メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜の一部を除去してメモリセル領域の周囲にガードリング溝を形成し、ガードリング溝を金属導電材で埋めてガードリングとし、ガードリングを覆うように第１の層間絶縁膜上にサポート膜を形成し、メモリセル領域のサポート膜に開口を形成し、開口を通してウエットエッチングを行うことで、周辺回路領域の第１の層間絶縁膜を残したまま、メモリセル領域の第１の層間絶縁膜を除去する。 （もっと読む）

【課題】表面のＰ−Ｖ値が小さく、かつ、高い結晶性を有する半導体薄膜層を備えたＳＯＩ基板の作製方法を提供する。
【解決手段】半導体薄膜層の結晶性を高く保つため、水素イオン添加処理中の半導体基板の温度を２００℃以下に抑制した。加えて、水素イオン添加処理後の半導体基板を１００℃以上４００℃以下に保持した状態で半導体基板に対してプラズマ処理を行うことにより、水素イオン添加処理により生じる、半導体薄膜層の分離に対して寄与度の高いＳｉ−Ｈ結合を残存させたまま、半導体薄膜層の分離に対して寄与度の低いＳｉ−Ｈ結合を低減した。 （もっと読む）

【課題】キャパシタ上の絶縁膜とキャパシタの形成されていない領域上の絶縁膜と平坦化する際に、キャパシタ上の絶縁膜を一部エッチング除去した後平坦化すると、両者の境界部に残る絶縁膜隆起部が剥がれてくぼみ等の欠陥が発生する。
【解決手段】境界部に残す絶縁膜の隆起部立ち上がり点から水平方向の距離をＬｒ、エッチング量をＨｄとしたとき、アスペクト比Ｈｄ／Ｌｒを０．６以下、好ましくは０．２５以下とする。通常、Ｈｄはキャパシタの形成されていない領域上の絶縁膜表面高さまでとし、Ｌｒはキャパシタ高さの少なくとも４倍とする。 （もっと読む）

【課題】柱状形状を有し密に配列される電極の倒壊を防ぐことが可能な半導体装置を提供する。
【解決手段】電界効果トランジスタと、柱状形状を有するキャパシタとを有する半導体装置であって、前記電界トランジスタの不純物拡散領域と電気的に接続し、柱状形状を有する第１の電極と、前記第１の電極の少なくとも側面に形成される誘電体膜と、前記誘電体膜上に形成される第２の電極と、前記柱状形状を有する前記第１の電極の長手方向と交差する方向に延び、前記第２の電極の少なくとも一部を貫通して前記第１の電極を連結するホウ素添加窒化シリコン膜により形成される支持膜とを備える半導体装置により、上記の課題が達成される。 （もっと読む）

【課題】埋込ワード線の高さにばらつきのない半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、複数の素子分離領域を形成すると共に、素子分離領域間に素子形成領域を形成する工程と、素子形成領域に交差する第１の方向に延在するゲート電極溝を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を介して第1導電膜を形成する工程と、ゲート電極溝内を埋め込むように第２導電膜を形成する工程と、第２導電膜上に平坦化膜を形成する工程と、第２導電膜が露出するように平坦化膜をエッチングして除去する第1のエッチング工程と、第２導電膜がゲート電極溝の下部に残留するように第２導電膜をエッチングする第２のエッチング工程と、第1導電膜が前記ゲート電極溝の下部に残留するように第1導電膜をエッチングする第３のエッチング工程と、を有することを特徴とする。 （もっと読む）

【課題】実際の強誘電体メモリセルについて疲労特性を直接に測定する試験方法を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第１の工程と、前記面内分布に基づいて、半導体装置を製造する第２の工程と、を含み、前記第２の工程は、前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、前記第１の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定する。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、メモリセルを選択して第２信号線及びワード線を駆動する駆動回路と、書き込み電位のいずれかを選択して第１信号線に出力する駆動回路と、ビット線の電位と参照電位とを比較する読み出し回路と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、第１、第２の信号線に接続された第２のトランジスタと、ワード線、ビット線及びソース線に接続された第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方が接続された、多値型の半導体装置。 （もっと読む）

【課題】充分なキャパシタ容量を有する半導体装置を提供する。
【解決手段】半導体装置１００の製造方法は、次の工程を含む。まず、基板（半導体基板１０２）上に下部電極１５２を形成する。次いで、下部電極１５２を第１結晶化処理する。次いで、第１結晶化処理後の下部電極１５２の上に容量絶縁層１５４を形成する。次いで、容量絶縁層１５４を第２結晶化処理する。この後、容量絶縁層１５４上に上部電極１５６を形成する。 （もっと読む）

【課題】補償容量としてのキャパシタを備えた補償容量領域において、その容量値を上げずにその面積を大きくして、製造工程時のキャパシタの剥がれを防止する。
【解決手段】第１の領域ＡＲ１に設けられたキャパシタ２３の下部電極の各々には、端子Ａ（Ｍ１）からＶＰＥＲＩ電圧が供給されている。第２の領域ＡＲ２に設けられたキャパシタ２３の下部電極の各々には、端子Ｂ（Ｍ１）からＶＳＳ電圧が供給されている。第３の領域ＡＲ３に設けられたキャパシタ２３の下部電極の各々は、端子Ｃ（Ｍ１）から１／２ＶＰＥＲＩ電圧が供給されている。プレート２４は、１／２ＶＰＥＲＩ電圧を第１〜３の領域ＡＲ１〜ＡＲ３のキャパシタ２３の各上部電極に共通に供給している。第３の領域ＡＲ３は、各々の下部電極及び上部電極に同一電圧（１／２ＶＰＥＲＩ）が供給されるため容量に電荷が溜まることがない。 （もっと読む）

【課題】容量絶縁膜の絶縁性の劣化が生じにくく、かつ容量プレート電極の厚みが薄い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、互いに異なる平面面積を持つメモリセル部と補償容量部とを単一の基板上に備える。メモリセル部と補償容量部とは、同一構成の容量プレート電極を含む。容量プレート電極は、ボロンドープシリコンゲルマニウム膜と金属膜とを含む積層構造を有している。 （もっと読む）

【課題】酸化物半導体のようなバンドギャップが大きな半導体を用いたメモリ装置の保持特性を高める。
【解決手段】ビット線の一端にバックゲートを有するトランジスタ（バックゲートトランジスタ）を直列に挿入し、そのバックゲートの電位は常に十分な負の値となるようにする。また、ビット線の最低電位はワード線の最低電位よりも高くなるようにする。電源が切れた際には、ビット線はバックゲートトランジスタによって遮断され、ビット線に蓄積された電荷が流出することが十分に抑制される。この際、セルトランジスタのゲートの電位は０Ｖであり、一方で、そのソースやドレイン（ビット線）の電位は、ゲートよりも十分に高いので、セルトランジスタは十分なオフ状態であり、データを保持できる。 （もっと読む）

【課題】浮遊状態の配線と洗浄水との間において高い密度で電荷が移動することに起因する配線の高抵抗化を防ぐ。
【解決手段】半導体製造装置の製造工程中において、半導体基板１Ｓなどと絶縁された浮遊状態となる銅配線である第１層配線Ｌ１の上面に、電気的に機能する接続ビアＰＬ２と電気的に機能しないダミービアＤＰ２とを接続させて形成する。これにより、第１層配線Ｌ１の上面に接続ビアＰＬ２を形成するためのビアホールを形成した後の洗浄工程中に、第１層配線Ｌ１に溜まった電荷が洗浄水中に移動する際、前記電荷をダミービアＤＰ２形成用のビアホールにも分散させることで、接続ビアＰＬ２形成用のビアホールの底部のみに前記電荷が集中することを防ぐ。 （もっと読む）

【課題】活性領域における上記プラグと、活性領域の外部における上記プラグとの双方を有する、微細化された半導体装置において、枠付け絶縁膜を確実に形成し、かつ導電性などの機能を最適化することが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に形成される活性領域と、平面視における活性領域の周辺に形成されるゲート接続領域と、活性領域上に形成される複数の第１のトランジスタＴＧに挟まれる領域に形成される、第１のトランジスタＴＧと第１のトランジスタＴＧよりも上側の層とを電気的に接続するための第１の接続層ＣＴと、ゲート接続領域上に形成される第２のトランジスタＴＧと、第２のトランジスタＴＧよりも上側の層とを電気的に接続するための第２の接続層とを備えている。上記第１の接続層ＣＴには第１の導電部ＰＰ１ａと第２の導電部ＰＰ２ａとを含み、第２の接続層ＳＮＣには第３の導電部ＰＰ２ｂを含む。 （もっと読む）

【課題】酸化物半導体のようなバンドギャップが大きな半導体を用いたメモリ装置の保持特性を高める。
【解決手段】ビット線にビット線制御トランジスタを直列に挿入し、そのゲートの最低電位は十分な負の値となるようにする。ビット線制御トランジスタのゲートは電池等に接続するビット線制御回路に接続される。ビット線の最低電位はワード線の最低電位よりも高くなるようにする。外部からの電源が切れた際には、ビット線はビット線制御トランジスタによって遮断され、ビット線に蓄積された電荷が流出することが十分に抑制される。この際、セルトランジスタのゲートの電位は０Ｖであり、一方で、そのソースやドレイン（ビット線）の電位は、ゲートよりも十分に高いので、セルトランジスタは十分なオフ状態であり、データを保持できる。あるいは外部電源遮断時にワード線の電位を十分な負の電位とできるような回路を設けてもよい。 （もっと読む）