【課題】不揮発性メモリ部内蔵のＳＲＡＭの特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１とビット線ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ１を設け、アクセストランジスタＡｃｃ２とビット線／ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ２を設ける。ＳＲＡＭ通常動作期間の終了時において、例えば、蓄積ノードＡに低電位（Ｌ＝０Ｖ）、蓄積ノードＢに高電位（Ｈ＝１．５Ｖ）が保持されている場合、ＲｅＲＡＭ部ＲＭ１をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ２をオフ状態（ＯＦＦ）とすることで、ＳＲＡＭの保持データをＲｅＲＡＭ部へ書き込み、再び、ＳＲＡＭ通常動作となった場合には、蓄積ノードＡおよびＢに対応するデータ書き戻すとともに、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方をオン状態に（リセット）する。 （もっと読む）

【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】メモリ保持特性に優れた有機分子メモリを提供する。
【解決手段】実施の形態の有機分子メモリは、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、分子軸に沿ってπ電子系が拡がっている分子骨格を持つ分子系において、（I）分子の最高被占軌道（ＨＯＭＯ）と最低空軌道（ＬＵＭＯ）のうちいずれか一方が分子軸にそって非局在化し、他方が分子軸に対して局在化している、（II）分子の最高被占軌道（ＨＯＭＯ）エネルギー準位が−５．７５ｅＶ以上の値を持つ、を同時に満たす分子群より選ばれる有機分子を含む有機分子層と、を備える。 （もっと読む）

【課題】トンネルウィンドウやセレクトゲートの加工寸法のばらつき、およびセレクトゲートのアライメント精度を考慮する必要がなく、セルサイズを小さくすることができる半導体装置およびその製造方法を提供すること。
【解決手段】不揮発性メモリセル７を半導体基板２上に選択的に備える半導体装置１が製造される。この製造方法は、ゲート絶縁膜２３上において不揮発性メモリセル７用のアクティブ領域５に、セレクトゲート１９を選択的に形成する工程と、セレクトゲート１９に対して自己整合的に導入することによってｎ型トンネル拡散層１１を形成する工程と、ゲート絶縁膜２３の一部セレクトゲート１９に対して自己整合的に除去し、その後の熱酸化によりトンネルウィンドウ２５を形成する工程とを含む。 （もっと読む）

【課題】増加された集積度を有し且つ高密度で高速の３次元（抵抗性）半導体（メモリ）装置を、最小限のマスク工程数で提供する。
【解決手段】チャンネル領域によって分離された第１及び第２不純物領域を含む基板、前記第１不純物領域に接続するビットライン、前記第２不純物領域に接続する垂直電極、前記基板と前記ビットラインとの間に配置される水平電極の積層体、及び、前記積層体と前記基板との間に配置される選択ラインを含む。この時，前記選択ラインは平面形状及び平面位置において、前記水平電極の各々と実質的に同一であり得る。 （もっと読む）

【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。メモリブロックＭＢ＿ｎ＿ｍはサブビット線ＳＢＬ＿ｎ＿ｍと書き込みスイッチと複数のメモリセルを有する。サブビット線ＳＢＬ＿ｎ＿ｍと隣接するサブビット線ＳＢＬ＿ｎ＋１＿ｍは２つのインバータと２つの選択スイッチよりなる増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍに接続し、増幅回路は選択スイッチによりその回路構成を変更できる。また、増幅回路は読み出しスイッチを介してビット線ＢＬ＿ｍに接続する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】ホールの微細化を図りつつ、ホールとスリットとを一括形成する。
【解決手段】４層分のワード線ＷＬ４〜ＷＬ１が順次積層されるとともに、ワード線ＷＬ４〜ＷＬ１にそれぞれ隣接するように４層分のワード線ＷＬ５〜ＷＬ８が順次積層され、ワード線ＷＬ５〜ＷＬ８が柱状体ＭＰ１にて貫かれるとともに、ワード線ＷＬ１〜ＷＬ４が柱状体ＭＰ２にて貫かれることで、ＮＡＮＤストリングＮＳが構成され、ワード線ＷＬ１〜ＷＬ８およびセレクトゲート電極ＳＧＤ、ＳＧＳはロウ方向に沿って幅が周期的に変化されている。 （もっと読む）

【課題】微細化に対応した半導体装置を提供する。
【解決手段】半導体基板の第1の領域内に第1の方向に沿って交互に配置されるように第1及び第２の素子分離領域を形成する。この際、第1及び第２の素子分離領域のうち少なくとも一方の素子分離領域の側面は半導体基板の主面に対して垂直とならないように第1及び第２の素子分離領域を形成する。この後、第1及び第２の素子分離領域の上部を除去して、第1の素子分離領域と第２の素子分離領域の間の半導体基板をフィンとして形成する。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化す
ることを目的の一とする。
【解決手段】第１の絶縁膜を形成し、第１の絶縁膜上に、ソース電極およびドレイン電極
、ならびに、ソース電極およびドレイン電極と電気的に接続する酸化物半導体膜を形成し
、酸化物半導体膜に熱処理を行って、酸化物半導体膜中の水素原子を除去し、水素原子が
除去された酸化物半導体膜に酸素ドープ処理を行って、酸化物半導体膜中に酸素原子を供
給し、酸素原子が供給された酸化物半導体膜上に、第２の絶縁膜を形成し、第２の絶縁膜
上の酸化物半導体膜と重畳する領域にゲート電極を形成する半導体装置の作製方法である
。 （もっと読む）

【課題】メモリセルの動作を従来よりも高速化できる半導体装置を提供する。
【解決手段】フローティングゲートFGとコントロールゲートCG、第１導電型ソース13s及び第１導電型ドレイン13dを有する第１導電型ＭＯＳトランジスタ13と、前記フローティングゲートFGと前記コントロールゲートCG、第２導電型ソース１４ｓ及び第２導電型ドレイン14dを有する第２導電型ＭＯＳトランジスタ14と、前記第１導電型ドレイン13d及び前記第２導電型ドレイン14dに接続される第１のソース／ドレイン11bと、第２のソース／ドレイン11aと、ゲートを有する選択トランジスタ１１と、前記第１導電型ソースに接続される第１電源線VpLと、前記第２導電型ソースに接続される第２電源線VnLと、前記選択トランジスタ11の第２のソース／ドレイン11aに接続されるビット線BLと、前記選択トランジスタ11のゲートに接続されるワード線WLと、を有する。 （もっと読む）

【課題】製造の容易な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有する第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１のＮＡＮＤセルユニットの両端に位置し、第１の浮遊ゲートと同層に形成され、第１の半導体層と接続される下部コンタクトと、第２のＮＡＮＤセルユニットの両端に位置し、第２の半導体層と下部コンタクトとを接続する上部コンタクトとを備える。 （もっと読む）

【課題】ゲート絶縁膜の膜減り及びダメージを抑え、微細なトランジスタを歩留まり良く作製する。
【解決手段】絶縁表面上の半導体膜と、半導体膜上のゲート絶縁膜と、ゲート絶縁膜上の、第１の金属膜および第１の金属膜上の第２の金属膜を有するゲート電極と、ゲート絶縁膜上に形成され、かつ第１の金属膜の側面と接し、第１の金属膜と同一の金属元素を有する金属酸化物膜と、を有し、第２の金属膜より第１の金属膜のほうが、イオン化傾向が大きい半導体装置である。 （もっと読む）

【課題】所望の領域に容易に第１の膜を形成して半導体装置の不良を低減する。また、スループットが向上して、製造コストの低減を図る。
【解決手段】半導体装置の製造方法では、半導体基板の第1及び第２の領域上に第1の膜を形成した後、第1の膜上にフォトレジストパターンを形成する。フォトレジストパターンをマスクに用いた第１の膜のエッチングにより、第２の領域上の第1の膜を除去すると共に第２の領域上を覆うように被覆膜を形成する。半導体基板に熱処理を行うことにより、被覆膜を除去すると共にフォトレジストパターンに焼き締め処理を行う。この後、フォトレジストパターンを除去する。 （もっと読む）

【課題】制御性の高い不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成された第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１の絶縁層を介して上下に位置する第１及び第２の選択ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第２の方向に延び、第１及び第２の半導体層並びに第１及び第２のゲート絶縁層と共に補助トランジスタを形成する補助ゲートとを備える。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。
【解決手段】半導体基板１０上にメインブロック１１と周辺ブロック１２とが混載された半導体集積回路において、半導体基板１０上のメインブロック１１に形成され、第１のトレンチキャパシタを有するメイン回路と、半導体基板１０上の周辺ブロック１２に形成され、第２のトレンチキャパシタを有するアナログ回路とを備える。 （もっと読む）